FC2カウンター FPGAの部屋 2019年01月16日
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Ultra96のDisplayPortを使用するためのIPを作成する4(pixel_fifo の作成)

Ultra96のDisplayPortを使用するためのIPを作成する3(pattern_gen_axis IPの変更)”の続き。

前回は、axis2video_out.v を書いている時に、axis2video_out.v からpattern_gen_axis IP をスタートさせたいという欲求があったので、pattern_gen_axis IP のブロック・レベル・インターフェースを ap_ctrl_hs に変更した。今回は、axi2video_out.v に使用する非同期FIFO のpixel_fifo を生成する。

Xilinx 社のFIFO Generator を使用してFIFO を生成するには、Flow Navigator のPROJECT MANAGER を開いて、IP Catlog をクリックする。

IP Catalog が開くので、Memories & Storage Elements -> FIFOs -> FIFO Generator をダブルクリックして設定を行う。

FIFO Generator のダイアログが開く。
Componet Name を pixel_fifo と入力する。
Interface Type はNative になっていると思うので、Fifo Implementation をIndependent Clocks Block RAM に変更する。
DisplayPort_test_68_190115.png

Native Ports タブをクリックする。
Read Mode のFirst Word Fall Through ラジオボタンをクリックする。
Write Width を 34 ビットに設定する。
Initialization のEnable Reset Synchronization のチェックを外す。
DisplayPort_test_69_190115.png

Status Flags のタブをクリックする。
ここはデフォルトのままとする。
DisplayPort_test_70_190115.png

Data Counts タブをクリックする。
Data Count Options のMore Accurate Data Counts にチェックを入れる。(Data Count を使ってないので、これは関係ないかもしれないが。。。)
DisplayPort_test_71_190115.png

Summary タブをクリックする。
Summary が表示された。OK ボタンをクリックする。
DisplayPort_test_72_190115.png

pixel_fifo が生成された。
DisplayPort_test_73_190115.png
  1. 2019年01月16日 04:53 |
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