FC2カウンター FPGAの部屋 2019年06月16日
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AXI4 Stream 入力にAXI4 Stream スイッチ付きのDMA Write IP 2

AXI4 Stream 入力にAXI4 Stream スイッチ付きのDMA Write IP 1”の続き。

AX4 Stream 入力したデータをDMA Write するIP を作成する。ただし、AXI4 Stream 入力は、2 つあり、それらを切り替えてデータを取得することとする。つまり、AXI4 Stream スイッチ付きのDMA Write IP を作る。ということで、axis2DMA2st を作成し、C コードの合成まで行った。今回は、C/RTL 協調シミュレーションとIP 化を行う。

C/RTL 協調シミュレーションを行った。結果を示す。
bmp_header_file_29_190616.png

Latency の max は 966646 クロックだった。966646 / 480000 ≒ 2.01 クロック / 処理ピクセルということで予定通りだ。

C/RTL 協調シミュレーションの波形を見てみよう。前回波形から見てみる。
bmp_header_file_30_190616.png
bmp_header_file_31_190616.png

うまく、ins0 と ins1 を切り替え出来ている。

波形を拡大してみよう。
bmp_header_file_32_190616.png
bmp_header_file_33_190616.png

AXI4 Master のWVALID とAXI4 Stream のTREADY が 1 と 0 を交互に繰り返してることが分かる。これでだいたい 2 クロック/処理ピクセルということが分かる。

Export RTL を行った。ただし、Vivado synthesis, place and route にチェックを入れてある。
bmp_header_file_34_190616.png

C コードの合成のリソース使用量に比べて、FF は増えているが、LUT は減っている。
CP achieved post-implementation は 6.700 ns で問題なさそうだ。
  1. 2019年06月16日 05:29 |
  2. Vivado HLS
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