FC2カウンター FPGAの部屋 2007年09月26日
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

”Xilinx ISEについて”の目次

"Multi Pass Place & Route"の使用方法(コンパイルすると動作周波数が66MHzを下回ってしまった。もう一度"Floorplannerの使い方覚書3"の方法でクリティカルパスを短くしても良かったが、今回はMulti Pass Place & Routeで問題を解決してみることにした。Multi Pass Place & Routeのやり方を解説)
ISEのProperty display levelについて(XilinxのFPGA用のツールISEにはProperty display levelがある。ディフォルトではStandardになっているが、Advancedに設定すると設定できる項目が増える)
ISE7.1iのアドバンテージ(ISE7.1iから、ISEでテストベンチを生成する際に元のVHDLファイルのport宣言に日本語があっても大丈夫になった)
ISE8.1iのエディタで日本語を表示する方法(ISE8.1iのエディタで日本語を表示する方法。本当にISE8.1iはバグバグで困った)
ISE6.3iからISE8.1iへの移行(ISE6.3iからISE8.1iへの移行しようとしているが、どうもおかしいということ。ISE8.1iはバグバグ)
ISE8.1iSP3の不便なところ(1つは日本語を使っていると時々化けていること。ISE8.1iではプロジェクトをフォルダごとコピーして違う名前をつけても元のソースファイルへのパスを張ってしまう)
ISE8.2iをインストールしました
お手軽にISEでSynplifyを使う上での注意点(Synplify用の制約ファイル(.sdc)を書かないでデフォルトのまま使う)
ISE8.2iの日本語表示はまだあやしい(ISE8.2iもバグバグ)
ISEのプロパティを変更してFPGAの性能を変える(XST, MAP, P&Rのプロパティを変更して、ISEにがんばってもらう設定にすると性能が上がる。ただし、インプリメントする時間は増える)
Partitionの設定(パーティションの設定方法と性能比較)
ISE9.1i
Xilinx ISE WebPACK 9.1iSP1
Verilog2001版DDR SDRAMコントローラーのISE9.1iSP1によるインプリメント(Verilog2001版DDR SDRAMコントローラーがISE9.1iSP1で動かなかったことのトラブルシュート記。iMPACTを立ち上げて最初の一回目がおかしいようだ。やり直せば問題ないということになった)
  1. 2007年09月26日 21:53 |
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”CADツール”の目次

Kicad(アイン1977さんの2006年11月26日付けのブログKicadでKicadを知った。Eagleみたいな回路図CAD+基板CADらしい。)
  1. 2007年09月26日 19:42 |
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”QuartusⅡ”の目次

このブログでは、あまりアルテラのことは記事になっていないが、QuartusⅡを使ったことはあるし、MAX+PLUS2は昔、よく使っていた。

QuartusⅡでのピン割り当ての見方
  1. 2007年09月26日 19:40 |
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”Virtex5のお勉強”の目次

Virtex5のお勉強(Virtex5を勉強してみようと思い立った)
Virtex5のお勉強(PLLのテスト)(Virtex5のPLLをテストした。Coregenのウィザートで生成。インプリメントして、Timing Analyzerで静的タイミング解析を行った)
Virtex5のお勉強(PLLのテスト2)(Virtex5のPLLをシミュレーションしてみた。ModelSimとVeritakでシミュレーション。ModelSimの波形がおかしかったのだが、理由はライブラリが古かったためでした。新しいデバイスを使うときは、特にModelSimのライブラリも最新にしておきましょう)
Virtex5, Virtex4, Spartan3Eのインプリメント結果(Virtex5, Virtex4, Spartan3EのDDR SDRAMコントローラのインプリメント(MAP)結果を比較してみた。Virtex5は4入力LUTから6入力LUTに変更されているので、LUT数が減っているようだ)
Virtex5, Virtex4, Spartan3Eのインプリメント結果2(分散RAM)(Virtex5, Virtex4, Spartan3Eの分散RAMのインプリメントの様子をFPGA Editorで比較した)
Virtex5, Virtex4, Spartan3Eのインプリメント結果3(SLICEL)(Virtex5, Virtex4, Spartan3Eのロジックとして使用したLUT(LookUp Table)を比較した。SLICELというスライスの違いをFPGA Editorで比較した)
Virtex5, Virtex4, Spartan3Eのインプリメント結果4(IOBの違い)(Virtex5, Virtex4, Spartan3EのIOBのインプリメントの違いをFPGA Editorで比較した)
  1. 2007年09月26日 19:35 |
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