FC2カウンター FPGAの部屋 2009年05月10日
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FPGAの部屋

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ISE11.1iのチュートリアル2(プロジェクトの作成)

ISE11.1iのチュートリアル1(導入編)の続き。

さて、Project Navigatorを立ち上げて、プロジェクトを作成しよう。
まずはISE11.1iのProject Navigatorを立ち上げる。FileメニューからNew Project...を選択する。
ISE11_1_tutorial_1_090509.png

New Project Wizardが開く。Locationを選択して、Nameにプロジェクト名を入力する。ここではdiceと入力し、Next >ボタンをクリックする。
ISE11_1_tutorial_2_090509.png

次にDevice Propertiesを選択するダイアログになる。FamilyをSpartan3、DeviceをXC3S200、PackageをFT256、Speedを-4、Simulatorを今回はISim(でやってみたいので)、Preferred LanguageをVHDLに変更する。設定できたら同様にNext >ボタンをクリックする。
ISE11_1_tutorial_3_090509.png

Create New Sourcesのダイアログに切り替わる。ここではdice_top.vhdだけ作ってみよう。New Source...ボタンをクリックする。
ISE11_1_tutorial_4_090509.png

Select Source Typeダイアログが開く。左のペインからVHDL Moduleを選択して、File Name: にdice_top.vhd を入力する。Add to projectにチェックが入っていることを確認する。Next >ボタンをクリックする。
ISE11_1_tutorial_5_090509.png

Define Moduleダイアログが開く。Architecture nameをRTL(これは何でもよいのだが)に変更する。Protを入力しよう。”ISE11.1iのチュートリアル1(導入編)”のdice_top.vhdのport宣言を見ながら入力する。an_nはBusなので、Busにチェックを入れる。MSBに3をLSBに0を入れる。後は順次ポートを入力する。結果が下の図、入力が終了したら、Next >ボタンをクリックする。
ISE11_1_tutorial_6_090509.png

Summaryダイアログが出るので、Finishをクリックする。
ISE11_1_tutorial_7_090509.png

Create New Sourceダイアログにdice_top.vhdが入力されていると思う。ここで、複数のファイルを作る際にはもう一度New Source...ボタンをクリックすればよいのだが、後で作ることにするので、Next>ボタンをクリックする。
ISE11_1_tutorial_8_090509.png

Add Existing Sourcesダイアログが開く。現在のプロジェクトではすでに出来ているVHDLファイルはないので、Next>ボタンをクリックする。
ISE11_1_tutorial_9_090509.png

Project Summaryダイアログが表示される。Finishボタンをクリックする。
ISE11_1_tutorial_10_090509.png

diceプロジェクトが出来て、dice_top.vhdがプロジェクトに追加されていると思う。
ISE11_1_tutorial_11_090509.png

左のDesignペインのHierarchyのdice_topをダブルクリックすると、右のWorkspaceペインにVHDLソースが表示される。ポート宣言が出来ている。
ISE11_1_tutorial_12_090509.png

ここで、ISE11.1iのチュートリアル1(導入編)のdice_top.vhdを見ながら入力するか、もしくはコピー&ペーストで入力します。全部入力できたら、Saveアイコンをクリックしてセーブする。
ISE11_1_tutorial_13_090509.png

さて、続いてreject_chatter.vhdを作ろう。New Sourceアイコンをクリックする。
ISE11_1_tutorial_14_090509.png

Select Source Typeダイアログが開く。左のペインからVHDL Moduleを選択して、File Name: にreject_chatter を入力する。Add to projectにチェックが入っていることを確認する。Next >ボタンをクリックする。
ISE11_1_tutorial_15_090509.png

Define Moduleダイアログが開く。今回は何も変更しないで、Next >ボタンをクリックする。
ISE11_1_tutorial_16_090509.png

Summaryダイアログが出るので、Finishをクリックする。
ISE11_1_tutorial_17_090509.png

そうするとreject_chatterが出来て、dice_topの下に入っているのが見える。
ISE11_1_tutorial_18_090509.png

今回はreject_chatter.vhd全部をISE11.1iのチュートリアル1(導入編)に書いてあるVHDLソースで置き換えてしまうことにする。置き換えが終了したら、Saveアイコンをクリックする。
ISE11_1_tutorial_19_090509.png

これをdice_state_machine.vhdとseven_seg_dec.vhdについて行う。
全部終了すると、DesignペインのHierarchyにすべてのファイルが表示されているはず。。。
ISE11_1_tutorial_20_090509.png

”ISE11.1iのチュートリアル3(制約 (UCF) の作成)”へ続く。
  1. 2009年05月10日 06:03 |
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