FC2カウンター FPGAの部屋 2009年10月04日
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FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

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今日の日記 (2009/10/04)

前回、”板と板のはぎ”でつないだ板で、懸案のテレビ台を作った。まだ完成ではないが、だいぶ出来た。中央の棚は固定だが、左右の棚は移動棚にする予定。後は先生のところで移動棚の作り方を教えてもらいながら、作る予定。市販のものの移動棚よりもだいぶ構造的に強くするようだ。作り終わったら、ウォールナット色に塗装する。大きさは1250X360X440(mm)。
terebidai_091004.jpg

手前が天板と棚板。
その後にプッシュブロックを簡単な方法で作った。
pushblock_091004.jpg

その後、3時ころから、下の娘とサイクリングで石下のアピタへ行った。小貝川の土手を行ったが、とても気持ちが良かった。(以前も行きました)アピタに着いたら、レディーボーデンのアイス。私も北海道ミルクを食べたがおいしかった。ふと食品売り場を見ると、名物駅弁大会。。。しかも特価。。。
焼きサバずし、アジの押しずし、さいきょう寿司を買っちゃいました。今日の晩御飯の一部にします。
すぐに帰ったのですが、夕暮れの小貝川の土手は羽虫がいっぱいで、ほうほうの体で逃げ出しました。違う道を通って帰ったら5時でした。
ekiben_091004.jpg

(追加)駅弁の味の感想
焼きサバずし - いかにもサバが載っている感じで、おいしい。サバの油がオイリー。サバ好きにはたまらない一品。
アジの押しずし - 小アジが1匹丸ごと載っている。かなり酸っぱい。上の娘は美味しいとのこと。私には酸っぱすぎる。
さいきょう寿司 - 私はこれが一番好き。巻いてあるおぼろ昆布のだしと秋刀魚の味が絶妙。おいしかった。また食べたい。
  1. 2009年10月04日 18:03 |
  2. 木工
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VHDLの慣性遅延と伝搬遅延

たーぼ のハードウェア設計記録さんのブログ”慣性遅延と伝播遅延”にも記述されていたが、VHDLの慣性遅延と伝搬遅延について、私も覚書を書いておこうと思う。
Verilogの慣性遅延と伝搬遅延については、”Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション4への回答”を参照。

まずは、サンプルのVHDLコードを記述する。

-- 慣性遅延と伝搬遅延の比較

library IEEE;
use IEEE.std_logic_1164.all;
use ieee.numeric_std.all;

entity delay_test is
end delay_test;

architecture testbanch of delay_test is
signal clk : std_logic := '1';
signal delayed_clk : std_logic;
begin
    clk <= not clk after 10 ns;
    delayed_clk <= clk after 5 ns; -- 慣性遅延
end;


このVHDLコードをModelSimでコンパイルして、100ns シミュレーションすると、下のような波形になった。
delay_1_091004.png

普通に5ns遅延している。
次に、

delayed_clk <= clk after 5 ns; -- 慣性遅延

delayed_clk <= clk after 10 ns; -- 慣性遅延

に変更した時の波形を下に示す。
delay_2_091004.png

正常に遅延している。次に、

delayed_clk <= clk after 10.1 ns; -- 慣性遅延

に変更した時の波形を下に示す。
delay_3_091004.png

波形がなくなってしまう。これは、慣性遅延はパルスの長さ以上の遅延を設定すると、パルスが出力に現れなくなってしまうため。
さて、伝搬遅延にするために、

delayed_clk <= transport clk after 10.1 ns; -- 伝搬遅延

にVHDLソースを変更する。
delay_4_091004.png

そうすると、伝搬遅延では10nsを超える遅延を与えても、クロック波形が伝搬される。
ちなみに、

delayed_clk <= transport clk after 15 ns; -- 伝搬遅延

としても問題ない。
delay_5_091004.png

  1. 2009年10月04日 07:50 |
  2. VHDLの書き方
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