FC2カウンター FPGAの部屋 2010年02月14日
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キャラクタ描画テスト回路のインプリメント2(配置制約を付加)

”キャラクタ描画テスト回路のインプリメント1(TIG制約)”で150MHzと65MHzの2つの周波数のクロック間のタイミング解析を解析しないように設定した。今度は、DDR2 SDRAMコントローラのRead用FIFO素子の配置を固定する。配置は、以前、DDR2 SDRAMコントローラを作ったときに、作ってある(Spartan3A Starter KitのDDR2 SDRAMコントローラの途中経過5(ロジックセルの固定の微調整)を参照)。その制約をインスタンス名を少し変えて、UCFファイルに追加した。下にその制約の一部を示す。

INST "ddr2_sdram_cont_i/read_write_io_inst/rddata_afifo_inst/DQS2intclk_FIFO_FALL/DPRAM_GEN[15].RAM16X1D_inst" LOC = SLICE_X2Y79;
INST "ddr2_sdram_cont_i/read_write_io_inst/rddata_afifo_inst/DQS2intclk_FIFO_FALL/DPRAM_GEN[14].RAM16X1D_inst" LOC = SLICE_X0Y71;


この制約を追加して、インプリメントした。その結果を下に示す。
Bitmap_VGAC_implement_10_100213.png

タイミング制約が1つ満たされていない。タイミング解析結果を下図に示す。
Bitmap_VGAC_implement_11_100213.png

150MHzパスが123psecほどタイミングエラーが出ている。色々、コストテーブルを変更してインプリメントしてみたが、この結果が最良のようだ。とりあえず、これでも動作に支障はないだろうということで、実際にSpartan3A Starter Kitにコンフィギュレーションして実機で確認してみた。
そうすると下のように、なんだか分からない画面が出た。
Bitmap_VGAC_1_100214.jpg

訳がわからない。液晶ディスプレイのメニューを表示させた。
Bitmap_VGAC_2_100214.jpg

同期は取れているようなので、書くキャラクタのアドレスを間違えているのかもしれない?
もう一度、シミュレーションで確認してみようと思う。
  1. 2010年02月14日 05:09 |
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