FC2カウンター FPGAの部屋 2010年08月20日
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CQ出版のセミナに行ってきました

昨日は、CQ出版社のセミナ”開発効率を引き上げるディジタル・ハードウェアの検証技法”に行ってきました。
非常に中身の濃い内容で、とても勉強になりました。いや難しかったので、勉強しようという気になりました。というところでしょうか?
内容はSystemVeriogの紹介、VMM(Verification Methodology Manual for SystemVerilog)の使い方を学んできた。かなり中身の濃い内容で、これで13,000円は安いです。
SystemVeriogはほとんどC++の用にオブジェクト指向で、クラスを書いて、メンバやメソッドを書いて行くのを初めで知りました。dynamic array, queue, semaphore, mailbox, infterface, program。interfaceはあまりセミナではやらなかったけど、レベルの違うモデル同士を結合しやすくなるんではないかと期待しています。より抽象度があがったHDLですね。ガベージコレクションが必要な理由もわかりました。SystemVeriogシミュレータを自作するのはものすごいことですね。
VMMはvmm_dataでデータを作り、vmm_xactorでデータを処理して、vmm_envで環境を整備するというような流れということがわかりました。(間違っているかもしれません)vmm_envは、良いと思いました。実行手順を明確に書き分けられます。手順が明確になりますね。
ModelSimのAltera版やXilinx版ではrandomizeが使えないそうです。ModelSimのAltera版やXilinx版で動作するVMMもどきのファイルももらってきました。後で、検討してみたいと思っています。
アサーションはOVLを使えということでした。
本当に内容の濃い値段を遥かに超えたお買い得感のあるセミナでした。やはり、早くXilinxのXSTやISim, Veritak(あくまで、私の希望なので、気になさらないでください)がSystemVeriogに対応してくれると良いですね。Alteraは一部対応でしたっけ?
PowerPoint272枚分のカラーの資料も頂いて、嬉しかったです。今度、このようなセミナがあったらまた参加したいです。UVMも学んでみたいです。
そうそう、Verification Engineerの戯言さんにお会いして、お昼をご一緒させていただきました。いろいろお話が出来てとても楽しかったです。ありがとうございました。いろいろ検証も学んで行こうと思いました。

そういえば、Spartan-3A Starter KitでCMOSカメラ・ディスプレイ回路で回路が完成したら、OVLのアサーションを入れて試すという予定がクリアされていないことに気が付きました。取り敢えず完成したわけではないですが、OVLアサーションに変更してみようと思います。(OVLはJuly 2010にVer.2.5になったようです。Verification Engineerの戯言さんにも紹介されています)OVLは(他のは知りませんが。。。)論理合成可能というところも良いですね。論理合成して、出力をLEDや何らかの形で出力すると実機でのアサーションが出来て、バグの解決が劇的に早くなることが期待できると思っています。
  1. 2010年08月20日 05:07 |
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