FC2カウンター FPGAの部屋 2010年09月16日
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

DE0にCMOSカメラを搭載1(概要1)

”Spartan-3A Starter KitでCMOSカメラ・ディスプレイ回路”が完成した。やはり、RGB 4ビットだと特に単色の壁を写すと、階調が出てきて残念なことになる。色が派手なところを写す分には見栄えが良い。RGB 8ビットの場合の画像をVIO+TCLで引っ張ってきて、BMPファーマットに変換してみてみる必要がある。それをやれば、Spartan-3A Starter KitでCMOSカメラ・ディスプレイ回路は終了としようとおもう。(いろいろアイディアはあるんだが、mico32を載せて、LANを使って監視カメラにしたいとか、エッジを検出して顔認証してみたいとか?)
本当は、DACかDVIのICを載せて、RGB 8ビットで出せるようにしたいな!と思っている。後で、出来ればプロジェクトごとダウンロード出来るようにしたいと思っていが、いろいろな関係上まだ未定だ。

今回は、IntelのAtom E600で話題のAlteraのDE0にCMOSカメラを搭載して、DE0のVGAコネクタから画像を出力したいと思う。DE0のVGAはSpartan-3A Starter Kit同様、抵抗ラダーのRGB 4ビットなので、表示品質としては、今と変わりがないと思う。
DE0はSDR SDRAMが搭載されているので、それを画像バッファとして使用する。SDR SDRAMコントローラの動作周波数は100MHzとして、CAS Latency=2とする。SOPC BuilderでのAvalon MMマスタ接続で回路を構築して、SOPC Builder付属のSDR SDRAMコントローラを使おうかとも思ったが、FPGA技術の次の号でO氏が記事を書かれるとの噂があるので、かぶるし、それをみてからSOPC BuilderでのAvalon MMマスタ接続に挑戦しても良いので、今回は自作のSDR SDRAMコントローラで行くことにする。実は、DDR2 SDRAMコントローラを改造して、SDR SDRAM用にしたものが殆どできている。インターフェースがあっているので、”Spartan-3A Starter KitでCMOSカメラ・ディスプレイ回路”を少し手直しすれば使えると思う。
SDR SDRAMは16ビットで100MHz動作なので、200Mbytes/sec。CMOSカメラの書き込むスピードは8ビットで25MHz動作なので、25Mbytes/sec。8倍の速度差があるので、いけると思う。FIFOの部分はXilinxのRAM1X16Dプリミティブを使用しているので、その部分はAlteraのMegaWizard Plug-In Managerを使用して、FIFOをShow-ahead synchronous FIFO modeで生成して使おうと思っている。
問題はSCCBインターフェース回路だが、これは現在VHDLで書いてある。それにXilinx独自のROM記述をしているので、こっちも修正が必要だ。VHDLだと、その他がVerilogで書いてあるため、Quartus IIでコンパイル出来ても、ModelSimでシミュレーションが出来ない。どうしようか?やはり、このさいVerilogで書きなおそうかな?

CMOSカメラは、”Spartan-3A Starter KitでCMOSカメラ・ディスプレイ回路”の様に変換基板に搭載する。それ様のヘッダとユニバーサル基板も購入済みだ。DE0のコネクタは外側の方の40ピンコネクタGPIO1 (J5) を使おうと思う。ここに変換基板を挿して、CMOSカメラを搭載する。
  1. 2010年09月16日 05:34 |
  2. Altera DE0ボード
  3. | トラックバック:0
  4. | コメント:0