FC2カウンター FPGAの部屋 2013年03月26日
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FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

農林団地の花見

つくば市の農林関係の研究所が集まっている辺りは桜の名所です。今日は上の娘が仙台に帰る日なので、午前中の30分間休暇を取って、久しぶりに家族5人で花見をして来ました。桜は7分咲きくらいでした。今週末の土日には満開になるでしょう?
これが娘たち2人です。今度、大学3年生と、中学3年生です。
hanami_1_12_03_28.jpg

奥さんと今年、大学1年生の息子です。
hanami_2_12_03_28.jpg

桜はたくさん咲いている木と、まだつぼみが多いの木とあって、木によって様々です。。
hanami_3_12_03_28.jpg

この木は結構、綺麗に咲いていました。
hanami_4_12_03_28.jpg

花見の後は、近くの新しくできたマックカフェで朝マックをしてから仕事に行きました。久しぶりに家族5人揃って花見が出来て、とっても楽しかったです。果たして後何年、一緒に花見ができるでしょう?とっても楽しい朝でした。
  1. 2013年03月26日 21:29 |
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カメラ・インターフェースIPにAXI4 Lite Slave インターフェースを追加1(ISimでエラー)

ZedBoardのLinuxが起動するときにフレームバッファの領域を確保する。そのフレームバッファ領域のアドレスが違うことがあるので、自分のカメラ・インターフェースIPとビットマップ・ディスプレイ・コントローラIPにフレームバッファのスタートアドレスを通知する仕組みを作ろうと思った。最初にカメラ・インターフェースIPにフレームバッファのスタートアドレスを保存するレジスタを実装する。AXI4 Lite Slave インターフェースを実装して、そこにフレームバッファのスタートアドレスを保存するためのレジスタを設置することにした。
なお、AXI4 Lite Slave 信号の定義は、Xilinx\14.4\ISE_DS\EDK\hw\XilinxProcessorIPLib\pcores\axi_vdma_v5_04_a\hdl\vhdl\axi_vdma.vhd を参考にした。MPDファイルもあるので、いろいろと参考になる。

カメラ・インターフェースIPのトップHDLファイルの mt9d111_inf_axi_maste.v の下に、AXI4 Lite Slave インターフェース用のモジュールを追加することにした。ファイル名は、mt9d111_axi_lite_slave.v とした。mt9d111_axi_lite_slave.v のポート宣言部分を下に示す。(2013/04/07: s_axi_lite_awport と s_axi_lite_arport を削除しました。詳しい経緯は”AXI4 Master IP にAXI4 Lite Slave を追加1(インプリメント)”を参照のこと)

// mt9d111_axi_lite_slave.v 
// mt9d111_inf_axi_master のAXI Lite Slave モジュール。Frame Buffer のスタートアドレス・レジスタを持つ。
//

`default_nettype none

module mt9d111_axi_lite_slave # (
    parameter integer C_S_AXI_LITE_ADDR_WIDTH = 9, // Address width of the AXI Lite Interface
    parameter integer C_S_AXI_LITE_DATA_WIDTH = 32, // Data width of the AXI Lite Interface
    
    parameter [31:0] C_DISPLAY_START_ADDRESS = 32'h1A00_0000
)(
    input    wire                                    s_axi_lite_aclk    = 1'b0,
    input    wire                                    axi_resetn = 1'b0,
    
    // AXI Lite Write Address Channel
    input    wire                                    s_axi_lite_awvalid = 1'b0,
    output    wire                                    s_axi_lite_awready,
    input    wire    [C_S_AXI_LITE_ADDR_WIDTH-1: 0]    s_axi_lite_awaddr = 0,

    // AXI Lite Write Data Channel
    input    wire                                    s_axi_lite_wvalid = 1'b0,
    output    wire                                    s_axi_lite_wready,
    input    wire    [C_S_AXI_LITE_DATA_WIDTH-1: 0]    s_axi_lite_wdata = 0,
    
    // AXI Lite Write Response Channel
    output    wire    [1:0]                            s_axi_lite_bresp,
    output    wire                                    s_axi_lite_bvalid,
    input    wire                                    s_axi_lite_bready,

    // AXI Lite Read Address Channel
    input    wire                                    s_axi_lite_arvalid = 1'b0,
    output    wire                                    s_axi_lite_arready,
    input    wire    [C_S_AXI_LITE_ADDR_WIDTH-1: 0]    s_axi_lite_araddr = 0,
    
    // AXI Lite Read Data Channel
    output    wire                                    s_axi_lite_rvalid,
    input    wire                                    s_axi_lite_rready = 1'b0,
    output    wire    [C_S_AXI_LITE_DATA_WIDTH-1: 0]    s_axi_lite_rdata,
    output    wire    [1:0]                            s_axi_lite_rresp,
    
    output    wire    [31:0]                            fb_start_address    // Frame Buffer のスタートアドレス
);


WSTRBはAXI4 Lite Slave の仕様では使わなくても良いことになっているので、入っていないようだ。この場合は、すべてのバイトレーンがイネーブル状態となる。

mt9d111_inf_axi_maste.v を修正し、 mt9d111_inf_axi_maste_tb.v を修正して、AXI4 Master 用のBFMだけでなく mt9d111_inf_axi_maste.v 用のtask も追加してカメラ・インターフェースIP単体でシミュレーションを行うことにした。ISEのプロジェクトを作成して、シミュレーションを行った。しかし、サポートに連絡というメッセージが出て、シミュレーション用のコンパイルが失敗してしまった。
AXI4M_and_Lite_Slave_3_130325.png

エラーメッセージを下に示す。

Started : "Simulate Behavioral Model".

Determining files marked for global include in the design...
Running fuse...
Command Line: fuse -intstyle ise -incremental -lib unisims_ver -lib unimacro_ver -lib xilinxcorelib_ver -lib secureip -o D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/mt9d111_inf_axi_master_tb_isim_beh.exe -prj D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/mt9d111_inf_axi_master
_tb_beh.prj work.mt9d111_inf_axi_master_tb work.glbl {-v 1}
Running: C:\HDL\Xilinx\14.4\ISE_DS\ISE\bin\nt64\unwrapped\fuse.exe -intstyle ise -incremental -lib unisims_ver -lib unimacro_ver -lib xilinxcorelib_ver -lib secureip -o D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/mt9d111_inf_axi_master_tb_isim_beh.exe -prj D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00
_a/mt9d111_inf_axi_master/mt9d111_inf_axi_master_tb_beh.prj work.mt9d111_inf_axi_master_tb work.glbl -v 1
ISim P.49d (signature 0x7708f090)
Number of CPUs detected in this system: 2
Turning on mult-threading, number of parallel sub-compilation jobs: 4
Determining compilation order of HDL files

This application has requested the Runtime to terminate it in an unusual way.
Please contact the application's support team for more information.

Process "Simulate Behavioral Model" failed


次に、mt9d111_inf_axi_maste.v をシミュレーションのトップに指定してシミュレータが起動するかを確かめてみたが、やはりエラーだった。
AXI4M_and_Lite_Slave_4_130325.png

エラー内容を下に示す。

Started : "Simulate Behavioral Model".

Determining files marked for global include in the design...
Running fuse...
Command Line: fuse -intstyle ise -incremental -lib unisims_ver -lib unimacro_ver -lib xilinxcorelib_ver -lib secureip -o D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/mt9d111_inf_axi_master_isim_beh.exe -prj D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/mt9d111_inf_axi_master_be
h.prj work.mt9d111_inf_axi_master work.glbl {}
Running: C:\Xilinx\14.4\ISE_DS\ISE\bin\nt64\unwrapped\fuse.exe -intstyle ise -incremental -lib unisims_ver -lib unimacro_ver -lib xilinxcorelib_ver -lib secureip -o D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/mt9d111_inf_axi_master_isim_beh.exe -prj D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d
111_inf_axi_master/mt9d111_inf_axi_master_beh.prj work.mt9d111_inf_axi_master work.glbl
ISim P.49d (signature 0x7708f090)
Number of CPUs detected in this system: 2
Turning on mult-threading, number of parallel sub-compilation jobs: 4
Determining compilation order of HDL files
Analyzing Verilog file "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/pixel_fifo.v" into library work
Analyzing Verilog file "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_cam_cont.v" into library work
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 17: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 18: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 19: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 20: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 21: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 23: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 24: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 25: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 26: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 27: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 56: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 57: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 59: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 60: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 61: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/./disp_timing_parameters.vh" Line 62: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_cam_cont.v" Line 43: Parameter declaration becomes local in mt9d111_cam_cont with formal parameter declaration list
Analyzing Verilog file "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" into library work
WARNING:HDLCompiler:489 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 13: Illegal initial value of input port s_axi_lite_aclk for module mt9d111_axi_lite_slave ignored
WARNING:HDLCompiler:489 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 14: Illegal initial value of input port axi_resetn for module mt9d111_axi_lite_slave ignored
WARNING:HDLCompiler:489 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 17: Illegal initial value of input port s_axi_lite_awvalid for module mt9d111_axi_lite_slave ignored
WARNING:HDLCompiler:489 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 19: Illegal initial value of input port s_axi_lite_awaddr for module mt9d111_axi_lite_slave ignored
WARNING:HDLCompiler:489 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 20: Illegal initial value of input port s_axi_lite_awport for module mt9d111_axi_lite_slave ignored
WARNING:HDLCompiler:489 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 23: Illegal initial value of input port s_axi_lite_wvalid for module mt9d111_axi_lite_slave ignored
WARNING:HDLCompiler:489 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 25: Illegal initial value of input port s_axi_lite_wdata for module mt9d111_axi_lite_slave ignored
Analyzing Verilog file "C:/Xilinx/14.4/ISE_DS/ISE//verilog/src/glbl.v" into library work
WARNING:HDLCompiler:489 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 33: Illegal initial value of input port s_axi_lite_arvalid for module mt9d111_axi_lite_slave ignored
WARNING:HDLCompiler:489 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 35: Illegal initial value of input port s_axi_lite_araddr for module mt9d111_axi_lite_slave ignored
WARNING:HDLCompiler:489 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 36: Illegal initial value of input port s_axi_lite_arport for module mt9d111_axi_lite_slave ignored
WARNING:HDLCompiler:489 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 40: Illegal initial value of input port s_axi_lite_rready for module mt9d111_axi_lite_slave ignored
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 48: Parameter declaration becomes local in mt9d111_axi_lite_slave with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 49: Parameter declaration becomes local in mt9d111_axi_lite_slave with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 50: Parameter declaration becomes local in mt9d111_axi_lite_slave with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 51: Parameter declaration becomes local in mt9d111_axi_lite_slave with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 53: Parameter declaration becomes local in mt9d111_axi_lite_slave with formal parameter declaration list
WARNING:HDLCompiler:693 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/verilog/mt9d111_axi_lite_slave.v" Line 57: Parameter declaration becomes local in mt9d111_axi_lite_slave with formal parameter declaration list
WARNING:HDLCompiler:1007 - "N:/P.49d/rtf/verilog/src/XilinxCoreLib/FIFO_GENERATOR_V9_3.v" Line 4120: Element index -1 into num_read_words_dc is out of bounds
WARNING:HDLCompiler:1007 - "N:/P.49d/rtf/verilog/src/XilinxCoreLib/FIFO_GENERATOR_V9_3.v" Line 4170: Element index -1 into num_write_words_dc is out of bounds
Parsing VHDL file "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/Examples/Digilent_Linux/ZedBoard_OOB_Design2/hw/xps_proj/pcores/mt9d111_inf_axi_master_v1_00_a/mt9d111_inf_axi_master/../hdl/vhdl/mt9d111_inf_axi_master.vhd" into library work
Starting static elaboration
Completed static elaboration
Compiling module glbl
Compiling module mt9d111_axi_lite_slave(9,32,)
Compiling module ODDR(DDR_CLK_EDGE="SAME_EDGE")
Compiling module fifo_generator_v9_3_sync_stage(C...
Compiling module fifo_generator_v9_3_bhv_ver_as(C...
Compiling module fifo_generator_v9_3_bhv_ver_prel...
Compiling module FIFO_GENERATOR_V9_3_CONV_VER(C_C...
Compiling module FIFO_GENERATOR_V9_3(C_DATA_COUNT...
Compiling module pixel_fifo
Compiling module mt9d111_cam_cont(0)
Compiling package standard
Compiling package std_logic_1164
Compiling package numeric_std
Compiling package attributes
Compiling package std_logic_misc
Compiling package vl_types
Compiling architecture implementation of entity mt9d111_inf_axi_master
Time Resolution for simulation is 1ps.
Waiting for 9 sub-compilation(s) to finish...
FATAL_ERROR:Simulator:Fuse.cpp:209:1.133 - Failed to compile one of the generated C files. Please recompile with -mt off -v 1 switch to identify which design unit failed. Process will terminate. For technical support on this issue, please open a WebCase with this project attached at http://www.xilinx.com/support.
FATAL_ERROR:Simulator:Fuse.cpp:209:1.133 - Failed to compile one of the generated C files. Please recompile with -mt off -v 1 switch to identify which design unit failed. Process will terminate. For technical support on this issue, please open a WebCase with this project attached at http://www.xilinx.com/support.

Process "Simulate Behavioral Model" failed


FATAL_ERROR だ。これに該当するアンサーは見つからずに、Xilinx User Community ForumsISE simulator problem が見つかった。
Ubuntu ではないし、ISEの再インストールや、fuse のプロパティに”-v 1”を付けてもダメだった。どうしようか?ISimではお手上げになってしまった。。。他のシミュレータを使うしか無いか?

(追記)
ISimではないシミュレータで、コンパイルが通るところまで直してきたのですが、やはりISimでは同様のエラーが出ます。困りました。ISimの致命的なバグのようです。ビットマップ・ディスプレイ・コントローラを先にやろうと思います。次のバージョンでISimのバグが直ってますように。。。願掛けします。
関連するアンサーです。
ISE Simulator (ISim) - 「FATAL_ERROR:Simulator:Fuse.cpp:217:1.95 - Failed to compile one of the generated C code」というエラー メッセージが表示される

(2013/03/27:追記)
FATAL_ERRORになる原因がわかりました。
フォルダの階層も深く、ISimの生成するファイル名が長くて、Windowsのフルパスサイズを超えてしまって、中間ファイルが作れなかったのが原因でした。浅い階層にコピーしてISimを実行したら問題が無くなりました。
  1. 2013年03月26日 05:35 |
  2. 複数のAXI4 バスを持つIPの作製
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