FC2カウンター FPGAの部屋 2013年07月23日
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Vivado IP Integrator のチュートリアル(Lab1)5(Generate HDL Design Files)

Vivado IP Integrator のチュートリアル(Lab1)4(Using MARK_DEBUG)”の続き。

Step 4: Generate HDL Design Files

52.Sourceウインドウの Design Sources の zynq_desgin_1 を右クリックして、右クリックメニューから、Generate Output Products を選択した。
Vivado_IP_Integrator_50_130723.png

53.Manage Output Productsダイアログが開いた。OKボタンをクリックした。
Vivado_IP_Integrator_51_130723.png

54.終了後のSourceウインドウの表示を示す。
Vivado_IP_Integrator_52_130723.png

55.Sourceウインドウの Design Sources の zynq_desgin_1 を右クリックして、右クリックメニューから、Create HDL Wrapper を選択した。
Vivado_IP_Integrator_53_130723.png

56.zynq_design_1_wrapper.vhd が生成されて、プロジェクトにコピーされたというダイアログが出た。OKボタンをクリックした。
Vivado_IP_Integrator_54_130723.png

57.zynq_design_1_wrapper.vhd が表示されている。leds_8bits_tri_o が8ビット出力されている。gpio_rtl は、o, t, i がそれぞれ32ビットずつある。これではZedBoard に合わない。
Vivado_IP_Integrator_55_130723.png

axi gpio を生成する所で、チュートリアルと実際にやってみたことが合わなかったが、ZedBoard に合わせて修正を試みるか?それとも一旦行けるところまで行ってから修正を試みるかを考えてみようと思う。

Vivado IP Integrator のチュートリアル(Lab1)6(Setup Debug)”に続く。

(2013/07/23:ZedBoard の選択をミスっていたので、全面的に修正した)
  1. 2013年07月23日 05:56 |
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