FC2カウンター FPGAの部屋 2013年08月23日
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Vivado HLSのExampleを試してみる1(axi_lite の生成)

Vivado のIP Packager とIP Integrator はどうもうまくいかないので、新しいバージョンが出るまでペンディングにしようと思う。
今回は、Vivado HLSを試しにやってみたい。試してみるのは、Vivado HLSのExample Project だ。

・まずは、Vivado HLS 2013.2 を起動する。

・起動画面から Open Example Project をクリックした。
Vivado_HLS_1_130823.png

・Exampleが表示されるので、2番めの axi_lite をやってみることにした。
Vivado_HLS_2_130823.png

・Location を入力して、Finishボタンをクリックした。
Vivado_HLS_2_5_130823.png

・Vivado HLSが立ち上がった。
Vivado_HLS_3_130823.png

・Project メニューから Project Setting... を選択して、Project Setting を見てみよう。
Vivado_HLS_4_130823.png

・General の項目
Vivado_HLS_5_130823.png

・Simulation は、example_test.cpp ファイルが登録されていた。
Vivado_HLS_6_130823.png

・Synthesis は、example.cpp ファイルが登録されていた。
Vivado_HLS_7_130823.png

・次に、solution1 を右クリックして、右クリックメニューから Solution Setting... を選択して、Solution Setting を見てみよう。
Vivado_HLS_8_130823.png

・最初のGeneral は無いも登録がない。
Vivado_HLS_9_130823.png

・Synthesis は、クロックの周波数とFPGAの種類が登録されていた。FPGAはZynq-7020 だ。
Vivado_HLS_10_130823.png

・Cosimulation では、RTL Selection で SystemC にチェックが入っていた。
Vivado_HLS_11_130823.png

・Export の項目。
Vivado_HLS_12_130823.png

・Vivado HLS に戻って、右の Explorer から Source をクリックして、example.cpp をダブルクリックした。

・example.cpp が開いた。和を計算して累算する簡単な関数だった。
Vivado_HLS_13_130823.png

・次に、右の Explorer から Test Bench をクリックして、example_test.cpp をダブルクリックした。

・ソフトとハードの値を比べているようだ。
Vivado_HLS_14_130823.png

Vivado HLSのExampleを試してみる2(シミュレーションと合成)”に続く。
  1. 2013年08月23日 05:20 |
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