FC2カウンター FPGAの部屋 2015年01月18日
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Vivado HLS 2014.4 の高位合成テスト12(ラプラシアンフィルタ7、PIPELINEディレクティブのシミュレーション)

Vivado HLS 2014.4 の高位合成テスト11(ラプラシアンフィルタ6、PIPELINEディレクティブ)”の続き。

前回は、ラプラシアンフィルタのCソースコードに、PIPELINEディレクティブを追加して高位合成を行った。
今回は、合成されたVerilog HDL コードのシミュレーションを行った。

PIPELINEディレクティブを追加したラプラシアンフィルタのHDLコードはLatency は 2 クロックで、Interval が 1 クロックとレポートされていたので、それをシミュレーションで確認することにした。

・Vivado で同様にZYBO のプロジェクトを作製した。

・高位合成されたVerilog HDL ファイルの、laplacian_filter.v と、テストベンチの laplacian_filter_tb.v をプロジェクトに追加した。
( laplacian_filter_tb.v のHDLソースコードは、”Vivado HLS 2014.4 の高位合成テスト7(ラプラシアンフィルタ2、シミュレーション)”を参照下さい)

・Vivado Simulator で論理シミュレーションを行った。(laplacian_filter_tb.v の LAP_FILTER_END_COUNT = 0 とした)
下にシミュレーション波形を示す。
Vivado_HLS_Study_62_150118.png

上の波形を見ると、ap_start を 2 クロック連続して 1 にアサートしているのがわかると思う。それに対する応答は 2 クロック後に ap_done が 1 になることだ。ap_done も 2 クロック連続して 1 にアサートされている。ap_done に合わせてラプラシアンフィルタの結果が、ap_return に出力されているのがわかる。
パイプライン化成功だ。
  1. 2015年01月18日 05:10 |
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