FC2カウンター FPGAの部屋 2015年02月06日
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

Vivado HLS 2014.4 で生成した IP の example

Vivado HLS 2014.4でラプラシアン・フィルタ関数をaxi masterモジュールにする2”で生成したラプラシアン・フィルタIPの example があったので、やってみた。

ラプラシアン・フィルタの Vivado HLS の ip フォルダを見た。下に ip フォルダの内容を示す。
Vivado_HLS_lap_filter_9_150206.png

ip フォルダの中に example フォルダがあった。example があるのだろうか?
example ファルダに入ってみると、ipi_example.bat と ipi_example.tcl の2つのファイルがあった。
Vivado_HLS_lap_filter_10_150206.png

コマンド プロンプトを起動して、ipi_example.bat を起動した。
Vivado_HLS_lap_filter_11_150206.png

ipi_example.tcl を読んで、いろいろとやっているようだったが、終了した。
Vivado_HLS_lap_filter_12_150206.png

ip フォルダを見ると、project フォルダなどが生成されていた。
Vivado_HLS_lap_filter_13_150206.png

project フォルダに入ると、project.xpr という Vivado のプロジェクト・ファイルがあったので、project.xpr をダブルクリックで起動した。
Vivado_HLS_lap_filter_14_150206.png

Vivado 2014.4 が立ち上がった。ブロックデザインの hls_bd_0 が入っていた。
Vivado_HLS_lap_filter_15_150206.png

hls_bd_0 をダブルクリック開いた。ブロックデザインができていた。
Vivado_HLS_lap_filter_16_150206.png

hls_bd_0 を拡大した。
Vivado_HLS_lap_filter_17_150206.png

ZYNQが入ったサンプル・デザインが生成されていたが、ラプラシアン・フィルタIPは、2つの AXI Master ポートを持つので、2つの AXI Interconnect が生成された。1方は、ZYNQ の S_AXI_HP0 に接続されたが、もう1方の AXI Interconnect は浮いてしまっている。

次にZYNQをダブルクリックして、Re-customize IP ダイアログを立ちあげて、Import XPS Settings をクリックして、ZYBOボードの設定ファイルの ZYBO_zynq_def.xml をインポートした。すると、ZYNQのポートが追加されて、ZYBOの設定にすることができた。
Vivado_HLS_lap_filter_18_150206.png

これで、Cから高位合成された IP を使った example を手軽に試せることが分かった。但し、AXI Master ポートが2つあったりしてイレギュラーな場合は自分でブロックデザインを修正する必要がある。
  1. 2015年02月06日 04:50 |
  2. Vivado HLS
  3. | トラックバック:0
  4. | コメント:0