FC2カウンター FPGAの部屋 2015年04月08日
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Vivado HLS 2014.4 で合成したラプラシアンフィルタIPの高速化9(性能が最大になる設定を探る2)

Vivado HLS 2014.4 で合成したラプラシアンフィルタIPの高速化8(性能が最大になる設定を探る)”の続き。

2015/04/15:バグがあったので、ブログ記事を書き換えました。
以前のバグは、FSBLが正しい Hardware Platform Specification を参照していないのが原因でした。
詳しくは、”Vivado HLS 2014.4 で合成したラプラシアンフィルタIPの高速化11(性能が最大になる設定を探る4)”を参照下さい。


前回は、PS の S_AXI_HP2_ACLK と S_AXI_HP2 につながる AXI Interconnect (axi_mem_intercon_1) の M00_ACLK は 100 MHz のクロックを供給していた。それは、PS の AXI_HP2 ポートが 64 ビット幅のデータバスで、ラプラシアンフィルタ IP の32ビット幅のデータバス幅と比べると2倍のデータバス帯域があると思ったからだ。
しかし、うまく性能が出ていないので、今度は、PS の S_AXI_HP2_ACLK と S_AXI_HP2 につながる AXI Interconnect (axi_mem_intercon_1) の M00_ACLK を FCLK_CLK3 で駆動することにした。
現在、全体のAXI バスのクロックは、FCLK_CLK0 の 100 MHz で、、PS の S_AXI_HP2_ACLK と S_AXI_HP2 につながる AXI Interconnect (axi_mem_intercon_1) と ラプラシアンフィルタ IP のクロックは FCLK_CLK3 の 118.2 MHz となった。
lap_fil_hls_14_4_90_150407.png

これで、論理合成、インプリメント、ビットストリームの生成を行った。
lap_fil_hls_14_4_91_150407.png

以前同様に BOOT.bin を作製して、microSDカードに書き込んで、ZYBOに挿入して電源をON。
ラプラシアンフィルタ IP を起動したところ、ラプラシアンフィルタ全体の処理時間は 62.3 ms 、ラプラシアンフィルタのみ処理時間は 47.1 ms だった。
lap_fil_hls_14_4_126_150415.png

前回、PS のFCLK_CLK3 を100 MHz に設定していた時は、ラプラシアンフィルタ処理全体の時間は 62.7 ms 、ラプラシアンフィルタのみの処理時間は 47.4 ms だったので、300 us ほど良い結果になった。

同じ処理時間になる理由がよくわからない???
  1. 2015年04月08日 04:29 |
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