FC2カウンター FPGAの部屋 2015年04月13日
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Vivado HLS 2014.4 で合成したラプラシアンフィルタIPの高速化13(性能が最大になる設定を探る6)

Vivado HLS 2014.4 で合成したラプラシアンフィルタIPの高速化12(性能が最大になる設定を探る5)”の続き。

今回は、ラプラシアンフィルタIP のAXI Master が接続されているAXI Interconnect (axi_mem_intercon_1) の設定は、Slave Interface タブの Enable Register Slice を Auto に、Enable Data FIFO を 512 deep に設定した。

今回の設定を下の表にまとめておく。
項目
Vivado HLS 2014.4 のクロック周期制約8 ns
Vivado HLS 2014.4 のTiming Summary Estimated7 ns
AXI Interconnect (axi_mem_intercon_1) の設定のSlave Interface タブの Enable Register SliceAuto
AXI Interconnect (axi_mem_intercon_1) の設定のSlave Interface タブのEnable Data FIFO512 deep (packet mode)
ラプラシアンフィルタIPやaxi_mem_intercon_1へ供給するFCLK_FCLK3の周波数130MHz, 100MHz








ラプラシアンフィルタIP のAXI Master が接続されているAXI Interconnect (axi_mem_intercon_1) の Slave Interface タブの設定を下に示す。
lap_fil_hls_14_4_117_150411.png

最初に、FCLK_CLK3 を 130 MHz に設定した。
lap_fil_hls_14_4_94_150407.png

論理合成、インプリメント、ビットストリームの生成を行った。Summary を下に示す。
lap_fil_hls_14_4_118_150412.png

AXI Interconnect (axi_mem_intercon_1) の設定が none, none の場合よりも、FFで 2 %, LUT で 4 %, BRAM で 5 % 増えている。

ZYBO 実機で、ラプラシアンフィルタ全体の処理時間を測定した結果、64.2 ms となった。ラプラシアンフィルタのみの処理時間は、49.0 ms だった。
lap_fil_hls_14_4_119_150412.png

Enable Data FIFO を 32 deep にした時よりも、両方共、約 100 ns 遅い。

次に、FCLK_CLK3 を 100 MHz に設定する。
lap_fil_hls_14_4_97_150408.png

論理合成、インプリメント、ビットストリームの生成を行った。Summary を下に示す。
lap_fil_hls_14_4_120_150412.png

130 MHz の時と同様に、AXI Interconnect (axi_mem_intercon_1) の設定が none, none の場合よりも、FFで 2 %, LUT で 4 %, BRAM で 5 % 増えている。

ZYBO 実機で、ラプラシアンフィルタ全体の処理時間を測定した結果、79.1 ms となった。ラプラシアンフィルタのみの処理時間は、63.7 ms だった。
lap_fil_hls_14_4_121_150412.png

Enable Data FIFO を 32 deep にした時よりも、両方共 約 300 ns 遅い

AXI Master が接続されているAXI Interconnect (axi_mem_intercon_1) の設定のうちのSlave Interface タブの Enable Data FIFO を 32 deep に設定しても、512 deep に設定も大した違いは無いと思う。
  1. 2015年04月13日 04:32 |
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