FC2カウンター FPGAの部屋 2016年04月28日
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AXI VDMAのMM2Sを使用してビデオ出力3(シミュレーション1)

AXI VDMAのMM2Sを使用してビデオ出力2(Vivadoのブロックデザイン)”の続き。

前回、AXI VMDA の S2MM と MM2S を両方使用したブロックデザインを作製した。今回は、そのブロックデザインをシミュレーションしようと思う。だが、Zynq のPS はプロセッサのモデルが無くてそのままではシミュレーションが出来ない。そこで、reg_set_axi_lite_master IP を使用する。このIP は言ってみれば、設定ファイル(vdma_reg_set.txt)の設定内容(2行構成で、最初の行がアドレス、次の行が書き込むデータの2行構成の組がある)をAXI4 Lite Master でIP のレジスに書き込むIP である。もう1つメモリのモデルの mem_sim_axi_slave を使用する。これは、汎用のメモリ・モデルだ。(詳しくは、”ソフトウェアのCソースコードをVivado HLS 2014.4 で高位合成したIPをシミュレーション”を参照のこと)

シミュレーションを行うために、前回のVivado プロジェクト・フォルダをコピーして、CAMDS_FASTXt2_VDMAt_161 というフォルダ名を作製した。
AXI_VDMA_MM2S_5_160428.png

PS の代わりに reg_set_axi_lite_master IP と mem_sim_axi_slave IP を追加した。ブロックデザインを示す。
AXI_VDMA_MM2S_6_160428.png

MT9D111 カメラ・モジュールのモデル mt9d111_model.v と シミュレーション用トップファイル V_ZYBO_CAMDS_tb.v を追加して、シミュレーションを行った。しかし、エラーが出てしまった。エラー内容を示す。

[USF-XSim 62] 'compile' step failed with error(s). Please check the Tcl console output or 'Z:/Sim/CAMDS_FASTXt2_VDMAt_161/V_ZYBO_CAMDS_151.sim/sim_1/behav/xvhdl.log' file for more information.


xvhdl.logを見ろと言われているので、見た。xvhdl.log のエラー内容を示す。

ERROR: [VRFC 10-149] 'resetbridge' is not compiled in library xil_defaultlib [Z:/Sim/CAMDS_FASTXt2_VDMAt_161/V_ZYBO_CAMDS_151.ip_user_files/bd/V_ZYBO_CAMDS/ipshared/digilentinc.com/rgb2dvi_v1_2/src/ClockGen.vhd:56]
ERROR: [VRFC 10-149] 'syncasync' is not compiled in library xil_defaultlib [Z:/Sim/CAMDS_FASTXt2_VDMAt_161/V_ZYBO_CAMDS_151.ip_user_files/bd/V_ZYBO_CAMDS/ipshared/digilentinc.com/rgb2dvi_v1_2/src/ClockGen.vhd:64]
ERROR: [VRFC 10-1504] unit behavioral ignored due to previous errors [Z:/Sim/CAMDS_FASTXt2_VDMAt_161/V_ZYBO_CAMDS_151.ip_user_files/bd/V_ZYBO_CAMDS/ipshared/digilentinc.com/rgb2dvi_v1_2/src/ClockGen.vhd:46]


rgb2dvi IP の中のファイルがエラーと言われている様だ。IP の再パッケージを行った。
エラーの行を見ると、いずれも component 文を使用しないで下位モジュールをインスタンスしている箇所がエラーになっているようだ。
AXI_VDMA_MM2S_7_160428.png

とりあえず、シミュレーションに rgb2dvi IP は必要無いので、これを削除しようと思う。
  1. 2016年04月28日 05:13 |
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