FC2カウンター FPGAの部屋 2017年04月22日
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Vivado 2016.4 から Vivado 2017.1 へアップグレード

Vivado 2016.2 とVivado 2016.3 の間にはアップグレードの壁がある。
Vivado 2016.4 から Vivado 2017.1 へは簡単にアップグレードできるかどうかを確かめてみた。それにVivado 2017.1 ではルック&フィールが違っているので、確かめてみた。

Vivado 2016.4 からVivado 2017.1 にアップグレードするプロジェクトは”Vivado HLS で生成した AXI4 Master DMA IP を使用したカメラ画像表示システム”を使用する。

それでは、Vivado 2017.1 を立ち上がるところから行ってみよう。立ち上げたら、Open Project > をクリックする。
Vivado_2017-1_01_170421.png

予め cam_disp_axis_171 フォルダにプロジェクトをコピーしておいたので、そのフォルダの cam_disp_axis.xpr を選択してOKボタンをクリックした。
Vivado_2017-1_2_170421.png

Older Project Version ダイアログが表示された。Automatically upgrade to the current version のラジオボタンが選択されていることを確認して、OK ボタンをクリックする。
Vivado_2017-1_3_170421.png

Critical Warning が表示されている。Project Upgraded ダイアログも表示された。Report IP Status ボタンをクリックする。
Vivado_2017-1_4_170421.png

IP Status の Upgrade Selected ボタンをクリックする。
Vivado_2017-1_5_170421.png

Upgrade IP ダイアログが表示された。OK ボタンをクリックする。
Vivado_2017-1_6_170421.png

Upgrade IP ダイアログが表示された。IP Upgrade Completed だった。OK ボタンをクリックする。
Vivado_2017-1_7_170421.png

Genrerate Output Products ダイアログが表示された。Generate ボタンをクリックする。
Vivado_2017-1_8_170421.png

Critical Warning を示す。
board value is unset. ということだった。digilent のIP なので、とりあえず放置する。
Vivado_2017-1_9_170421.png

アップグレードが終了した。
Vivado_2017-1_10_170421.png

ブロックデザインを示す。
Vivado_2017-1_26_170422.png

Vivado 2017.1 では、ブロックデザインを表示すると、標準でIP Catalog が表示されているようだ。
Vivado_2017-1_11_170421.png

Address Editor を示す。
Vivado_2017-1_12_170421.png

Flow Navigator のGenerate Bitstream をクリックしてビットストリームの生成を行った。なお、上のアイコンにGenerate Bitstream があるので、これをクリックしても良いと思う。

Synthesis is Out-of-date ダイアログが表示された。Yes ボタンをクリックする。
Vivado_2017-1_13_170421.png

Launch Runs ダイアログが表示された。OK ボタンをクリックする。
Vivado_2017-1_14_170421.png

ビットストリームの生成が終了した。Bitstream Generation Completed ダイアログが表示された。Cancel ボタンをクリックする。
Vivado_2017-1_15_170421.png

Project Summary ボタンをクリックすると、Project Summary が表示される。
Vivado_2017-1_16_170421.png

左にVivado 2017.1 のProject Summary を示す。右にVivado 2016.4 のProject Summary を示す。Vivado 2017.1 のほうが少しリソース使用量が増えている。
Vivado_2017-1_17_170421.pngVivado_2017-1_18_170421.png

File メニューから Export -> Export Hardware... を選択した。
Vivado_2017-1_19_170421.png

Export Hardware ダイアログが表示された。Include bitstream にチェックを入れて、OK ボタンをクリックする。
Vivado_2017-1_20_170421.png

Vivado 2016.4 からのアップグレードなので、Module Already Exported ダイアログが表示された。Yes ボタンをクリックする。
Vivado_2017-1_21_170421.png

File メニューから Launch SDK を選択した。Launch SDK ダイアログが表示された。OK ボタンをクリックする。
Vivado_2017-1_22_170421.png

SDK が立ち上がり、Older Workspace Versin ダイアログが表示された。OK ボタンをクリックする。
Vivado_2017-1_23_170421.png

cam_disp_axis_wrapper_hw_platform_1 が新規作成された。
Vivado_2017-1_24_170421.png

cam_disp_axis_wrapper_hw_platform_1 プロジェクト以外のプロジェクトをすべて消去した。
cam_disp_hls プロジェクトを新規作成し、ソースコードをドラック&ドロップするとビルドが行われた。
ZYBO を接続して、Program FPGA を行い、cam_disp_hls.elf を起動すると、正常に画像が表示された。
Vivado_2017-1_25_170421.png

Vivado 2016.4 から Vivado 2017.1 へのアップグレードは問題ないようだ。
  1. 2017年04月22日 07:52 |
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