FC2カウンター FPGAの部屋 2017年10月23日
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白線追従走行用畳み込みニューラルネットワーク・システムをVivado 2017.3にアップデート

白線追従走行用畳み込みニューラルネットワーク・システムの製作7(白線間を走行)”で白線間を走行した白線間走行用畳み込みニューラルネットワークをVivado 2017.2 からVivado 2017.3 にアップデートしてみた。

ZYBO_0_172_8 フォルダのZYBO_0_153 プロジェクトをZYBO_0_173_8 フォルダにコピーして、Vivado 2017.3 でプロジェクトを読み込んだ。
IP Status 画面からIP をアップグレードして、論理合成、インプリメントしたところでエラー発生。
Vivado_2017_3_1_171022.png

エラー内容を貼っておく

[Place 30-640] Place Check : This design requires more Slice LUTs cells than are available in the target device. This design requires 19586 of such cell types but only 17600 compatible sites are available in the target device. Please analyze your synthesis results and constraints to ensure the design is mapped to Xilinx primitives as expected. If so, please consider targeting a larger device. Please set tcl parameter "drc.disableLUTOverUtilError" to 1 to change this error to warning.



結局、LUTのリソース使用量が 100 % を超えているということだった。

Vivado 2017.2 を立ち上げてみてみるとLUT は87 % だった。
Vivado_2017_3_2_171022.png

正確には 87.36 % だった。
Vivado_2017_3_3_171022.png

どのIP がそんなに増えてしまったのか?調査するためにOpen Synthesized Design をクリックして、Tools -> Report -> Report Utilization... をクリックして各IP のリソース使用量を調査した。
その画面を示す。
Vivado_2017_3_4_171022.png

ps7_0_axi_periph が 6043 LUTs は多い。
Vivado 2017.2 のプロジェクトと比べてみよう。
Vivado_2017_3_5_171022.png

Vivado 2017.2 はps7_0_axi_periph の使用LUT 数は1379 だった。
Vivado 2017.3 のps7_0_axi_periph のリソース使用量はVivado 2017.2 の ps7_0_axi_periph のリソース使用量に比べて約4.4 倍だった。

これはおかしいので、ps7_0_axi_periph をいったん削除して、もう一度、入れなおした。
その後、論理合成、インプリメント、ビットストリームの生成を行った。
成功した。レポートを示す。
Vivado_2017_3_6_171023.png

ハードウェアをエクスポートして、SDK を立ち上げて、cam_disp3_axis アプリケーション・プロジェクトを作成した。
Vivado_2017_3_7_171023.png

Program FPGA してから、cam_disp3_axis.elf を走らせたところカメラ画像が表示された。動作した。成功だ。

しかし、Vivado 2017.2 から Vivado 2017.3 へのアップデートでも危ないということが分かった。
2016 でもそうだったし、.2 から .3 へのアップデートが危ないということだろうか?
  1. 2017年10月23日 04:58 |
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