FC2カウンター FPGAの部屋 2018年02月26日
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AXI4-Stream インターフェースのMax Pooling 3(C/RTL 協調シミュレーションとExport RTL)

AXI4-Stream インターフェースのMax Pooling 2(Cシミュレーションと合成)”の続き。

(2018/04/21 :修正、バグフィックス)
(2018/04/25 : 修正、バグフィックス)

前回は、Vivado HLS 2017.4 で max_pooling プロジェクトを作成して、C シミュレーションと C コードの合成を行った。今回は、 max_pooling プロジェクトのC/RTL 協調シミュレーションとExport RTLを行う。

まずは、C/RTL 協調シミュレーションを行った。結果を示す。
Max_Pooling_5_180225.png

C/RTL 協調シミュレーションの波形を示す。
Max_Pooling_6_180225.png

outs_TVALID を見ると 1 行ごとに 2 クロックに 1 回 1 にアサートされているのが分かる。これはMax Pooling がストラド2 の 2 x 2 の領域に行われているからだ。

AXI4 Lite Slave インターフェースの波形を示す。
Max_Pooling_7_180225.png

Start ビットをセットしてから、ポーリングで終了を検出している。

Export RTL を行った。結果を示す。
なお、Vivado synthesis, place and route にチェックを入れてある。
Max_Pooling_8_180225.png

合成レポートでは、678 個だったFF は 399 個、LUT は 1042 個が 328 個に減少した。
  1. 2018年02月26日 06:01 |
  2. DNN
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