FC2カウンター FPGAの部屋 2019年01月06日
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

Ultra96のDisplayPortを使用するためのテスト1(Vivado プロジェクトを作成した)

Ultra96 ボードのDisplayPort のことを調べていたが、DisplayPort を使用するための情報がひでみさんの”FPGAの内容が薄い本”に載っていたので、もう一度試してみようと思う。
Ultra96用PMOD拡張ボードを使って、PMOD VGAで画像出力1(Vivado HLS編)”で使用したSVGA 解像度のパターン・ジェネレータのdisplay_cont_sub IP をDisplayPort に接続して、画像を表示してみたい。
なお、”Ultra96 ボードのDisplayPort について”を参考にしている。

まずは、Vivado 2018.3 でUltra96v1 ボード・ファイルを使用して、DisplayPort_test プロジェクトを作成した。
DisplayPort_test_1_190106.png

DisplayPort_test プロジェクトのディレクトリにdisplay_cont_ip をコピー&ペーストした。
DisplayPort_test_2_190106.png

IP Catalog を開いて、Display_cont_sub をリポジトリに登録した。
DisplayPort_test_3_190106.png

displayport_test ブロック・デザインを作成した。
Zynq UltraScale+ MPSoC をAdd IP して、Display_cont_sub もAdd IP してオートで接続した状態。
DisplayPort_test_4_190106.png

Zynq UltraScale+ MPSoC をダブルクリックして設定を行った。
PS-PL Configuration で AXI HPM0 FPD, AXI HPM1 FPD のチェックを外した。
DisplayPort_test_5_190106.png

I/O Configuration では、DisplayPort にチェックがついていた。
DisplayPort_test_6_190106.png

Clock Configuration では、Input Clocks のGT Lane Reference frequency のDisplayPort はRef Clk1 を使用して 27 MHz と設定されていた。
DisplayPort_test_7_190106.png

Page Navigator のPS-PL Configuration をクリックしてGeneral -> Ohters を開き、Live Video を 0 から 1 に変更する。
DisplayPort_test_8_190106.png

Clock Configuration の Output Clocks の Low Power Domain Clocks の PL Fablic Clocks の PL0 を 40 MHz に設定する。
DisplayPort_test_9_190106.png

設定ダイアログをOK ボタンをクリックして閉じると、Zynq UltraScale+ MPSoC にDisplayPort のポートが追加されていた。
DisplayPort_test_10_190106.png

Concat, Constant を追加して、Display_cont_sub の red, green, blue ポートから dp_live_video_in_pixel1 に接続した。
DisplayPort_test_11_190106.png

displayport_test ブロック・デザインの HDL ラッパー・ファイルを作成した。
DisplayPort_test_12_190106.png

論理合成、インプリメンテーション、ビットストリームの生成を行った。成功だ。
DisplayPort_test_13_190106.png
  1. 2019年01月06日 05:34 |
  2. Ultra96
  3. | トラックバック:0
  4. | コメント:0