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ISE7.1iのアドバンテージ

うちはまだISE6.3iを使っているが、今日始めて?ISE7.1iを使ってよかったと思ったことがあった。
それは、ISEではHDLのテストベンチをタイミングチャートから生成できる。(~.tbwというファイル。New SourceからTest Bench Waveformで作るやつである)
ISE6.3iだと、VHDLのport宣言の部分に日本語でコメントを入れたり、パッケージをuseしてあって、std_logic_vectorビット幅の値をconstantで定義してあったりすると、Test Bench Waveformを作ることが出来ない。でもISE7.1iならばOKということがわかった。ラッキー。いままで使いたくてもなかなか使えなかった。一番下のVHDLファイルをささっとテストすることが出来るようになった。
VHDLファイルの最初のentityはこんな感じである。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
library work;
use work.cmd_global_def_pack.all;
use work.cmd_sdram_def_pack.all;

entity sw2sdram_dma is
 port(
  clk : in std_logic;
  reset : in std_logic;
  DMAaccess0 : in std_logic;
  SDRAMaddr0set : in std_logic_vector(24 downto 0); -- SDRAMアドレスの設定値(Byte単位)
  SDRAMaddr0now : out std_logic_vector(24 downto 0); -- SDRAMアドレスの現在の値(Byte単位)
  SDRAMaddr0gnt : in std_logic; -- SDRAMアドレスの設定タイミング
  pfifo_data_count : in std_logic_vector(8 downto 0);
  pfifo_rd_en : out std_logic;
  pfifo_data : in std_logic_vector(63 downto 0);
  sdram_req : out std_logic; -- sdram使用要求
  sdram_gnt : in std_logic; -- sdram使用許可
  sdram_ready : in std_logic; -- SDRAMのready信号
  dma_ready_out : out std_logic;
  dma_dout : out std_logic_vector(31 downto 0);
  global_cmd : out std_logic_vector(GLOBAL_CMD_WIDTH-1 downto 0); -- グローバルコマンド領域
  local_cmd : out std_logic_vector(SDRAM_LOCAL_CMD_WIDTH-1 downto 0); -- ローカルコマンド領域
  cmd : out std_logic -- コマンドアサート
 );
end sw2sdram_dma;

いままでISE7.1iはだめなやつと思っていたけど、なかなかどうして良いとこあるじゃない。
  1. 2005年12月16日 16:23 |
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