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SSOや波形のオーバーシュートなどの乱れには出力電流を制限してはいかが?

以前、32本の100MHzのLVCMOS33のデータ転送をチップ間で行ったことがあるが、同時スイッチング出力(SSO, Simultaneous Switching Output)だと思われる原因でエラーが出てしまったことがある。BGAパッケージの基板の裏側にパスコンを付けずにFPGAが付いている面のFPGAの周りにパスコンを置いてしまった。そのため電源のインピーダンスが上がって、SSOが少なくなってしまい、エラーになってしまったようだ。。
その時の最善の可決策としては、基板の作り直しなのだが、次善の策としては、IO規格の電流の制限値を12mAから4mAにすることでエラーを回避することができた。実際に波形を観測したが、12mAに時に比べて8mA、そして4mAとなるに従って、波形がなまっていくのが見えた。この基板では8mAの時の波形が一番良いように見えたが、確かエラーが出るので4mAに固定したと思う。波形のデータを取っていなかったのが残念。。。(ちなみに100MHzの矩形破を見ようとするとアクティブプローブを使用しないと矩形波に見えなかった。パッシブプローブだと100MHzクロックは正弦波に見えてしまう。)
実際の物は、もう名前が割れていると思うので、リンクを示そうと思う。この文の最後の6. まとめに書いてある。
次に作った基板では、この点は特にパターン設計をお願いした会社さんに考慮していただいた。”図 8. バイパスコンデンサの実装状況”を参照。
パスコンつけすぎだと思うが、Xilinxの指針に従っていると、このくらいつけることになってしまった。
この基板ではSSOは今のところ大丈夫のようだ。伝送線路シミュレーションをお願いして、最適と思われる電流値を採用している。
  1. 2009年05月27日 05:01 |
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