FC2カウンター FPGAの部屋 Spartan3A Starter KitのDDR2 SDRAMコントローラのシミュレーション3(リードデータのバグフィックス)
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Spartan3A Starter KitのDDR2 SDRAMコントローラのシミュレーション3(リードデータのバグフィックス)

Spartan3A Starter KitのDDR2 SDRAMコントローラのシミュレーション2(DMの機能検証)”でリードした時の出力データが正しくないという課題があったが、バグをフィックスして正常に出力されるようになった。
Spa3A_STKit_DDR2_6_090605.png

ピンクの四角で囲ったrddata_validが1の時に、output_dataにリードしたデータが出力されているのが分かる。これでOK。。。
どんなバグがあったかというと、まずはテストベンチでループバックの信号sd_loop_inとsd_loop_outをddr2_sdram_contに接続を忘れてしまっていた。後は非同期FIFOのクロックの位相が間違っていた。お恥ずかしい。。。まあ、バグなんてそんなものさと開き直る。。。
これでやっとバースト転送テストに移ることができる。
  1. 2009年06月05日 05:28 |
  2. Spartan3A Starter Kit
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