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Spartan3A Starter KitのDDR2 SDRAMコントローラのインプメントをPlanAheadでフロアプラン

Spartan3A Starter KitのDDR2 SDRAMコントローラのインプメントをPlanAheadでフロアプランしてみることにした。インプリメント後の配置をPlanAheadでいじるのではなく、配置配線前にエリア制約をかけてみることにした。
最初にISE11.1iのProject NavigatorのProcessesペインの下のUser Constraints -> Floorplan Area/IO/Logic (PlanAhead) をダブルクリックした。
Spa3A_STKit_DDR2_imp_14_090612.png

PlanAheadが立ち上がるので、DQやDM、DQS以外のプリミティブをIOパッドから近いところにエリア制約をかけた。まだ、やり方はよく知っているわけではないので、書かない。やってみた結果が下の図。
Spa3A_STKit_DDR2_imp_12_090612.png

FPGAチップの左側にDDR2 SDRAM関係のIOパッドがあるので、そっちに集めるようにエリア制約をかけた。
その後、再度インプリメントして、P&R(Place & Route)後のタイミングを解析したのが下の図。
Spa3A_STKit_DDR2_imp_13_090612.png

クリティカルパスの遅延が大きくなってしまった。残念。
どうしてだろうかと、もう一度P&R後の配置をPlanAheadで表示してみた。
Spa3A_STKit_DDR2_imp_15_090612.png

クリティカルパスを表示してみると、間のブロックRAMで論理素子同士が分断されているようだ(白い線がクリティカルパス)。これで遅延が大きくなったのかな?
やはりフロアプランしてもだめか。。。

現実的なところでとりあえずDDR2-300を目指すことにしようと思う。
  1. 2009年06月12日 05:33 |
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