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ISE11.1iのチュートリアル1(導入編)の訂正

Sim's blogさんの”diceを動かしてみました”で、”ISE11.1iのチュートリアル1(導入編)”のVHDL記述のバグについてご指摘をいただきました。訂正いたします。なお、すでにブログは訂正いたしました。
確かにprocess文のsensitivity listにreset_sw が抜けていました。抜けていてもISE11.1でのインプリメントは通ります。ただしXSTでwarningがでます。reset_sw が抜けている状態でインプリメントしたものをFPGA Editorで見ると非同期リセットになっています。電子サイコロの動作は、process文のsensitivity listにreset_sw が抜けた状態でも問題はありませんでした。
シミュレーションもclkのイベントでreset_swが1となっていれば、リセットされると思いますので、表面上は問題なく動作していたようです。
初めはVerilogで同期リセットFFでdiceを作ったので、VHDLにするときに勘違いしたようです。また、何か間違っているソースや記述があったらご指摘ください。よろしくお願いいたします。
  1. 2009年06月18日 05:47 |
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