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ISE11.3のConstrants Editorの使い方1

CMOSカメラから画像を入力してディスプレイへ出力7”でConstraints Editorの使い方が良くわからなかったので、設定しながら勉強してみることにした。実際は、”Spartan3A Starter KitのDDR2 SDRAMコントローラのバーストテストのインプリメント3(DDR2-300がOK)”で、ISE11.1のConstraints Editorを使っているが、タイミング制約は大半が出来ているときにMAXDEALY制約やMAXSKEW制約を入れるのに使用している。
とりあえず、すべてのタイミング制約(クロックの最大周期、IOのセットアップ時間、クロックからの出力時間)などを消した状態で、ProcessesペインのUser Constraints -> Create Timing Constrints をダブルクリックしてConstrinats Editor を起動する。(Constrinats Editorは、ISEのアクセサリから単体で起動することもできるが、今回のやり方ではProject Navigator上でConstraints Editorを起動してタイミング制約を作成する)

Constaraints EditorはXilinx社のFPGAの制約(ソフトウェア、VBなどでいえばプロパティ)の主にタイミングに関する制約をGUIで書くことができるEditor。タイミング制約は最終的にテキストで書かれた制約として制約ファイル(.ucf) に書かれる。制約の文法については、ISE11の制約ガイドを参照。なお、エリア制約やIOパッドの位置などの配置制約をGUIで書くことができるツールはPlanAheadである(ISE11の場合)。
いずれの制約も制約ファイル(.ucf)を、テキストエディタ等で直接編集することが可能である。


Constraints_Editor_1_091001.png

最初にConstraints Editor (Timing Constraits) が起動すると下のような表示になる。
Constraints_Editor_2_091001.png

clkとcam_clkがUnconstrained Clocks のところに表示されている。まだ制約をかけていないクロックドメインということのようだ。
ちなみに、Timing Constraintsの画面にするとProject Navigatorウインドウの横幅のリサイズが効かない縦のリサイズは効くんだけど。。。バグかな?
さて、とりあえずclkのタイミング制約をかけてみる。Unconstrained Clocks のところに表示されているclkをダブルクリックするとClock Periodダイアログが表示される。今回はごく標準的な設定で良いので、Clock signal definition のSpecify time のTime:を48MHzの周期20.83ns に書き換えた。Rising duty cycle は50% で良いので、そのままとした。下の方のInput jitterは値がわからにので入れない。(それほどシビアな回路でもない)
Constraints_Editor_3_091001.png

これで、OKボタンをクリックすると、clkが上のCreate Timing Constraints for Clock Domain (PERIOD) に表示される。
Constraints_Editor_4_091001.png

次にcam_clkも同様に行う。こちらの周波数は24MHzなので、Clock signal definition のSpecify time のTime:を 41.66ns に設定した。
Constraints_Editor_5_091001.png

これでUnconstrained Clocksはなにもなくなった。
次はIOのタイミング制約をやってみることにする。まずはInputから。
  1. 2009年10月01日 05:58 |
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