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Virtex2, Virtex2proのIOBのクロック配線の制約

Virtex2, Virtex2proのIOBにはIO_L19N_4, IO_L19P_4というような名前がついている。これはLVDSなどの差動信号を入出力する際のペアとなる信号だ。
これらのIOBではIOBのクロック入力に制限があるので、注意が必要だ。
IOBには入力用DDRレジスタ、出力用DDRレジスタ2個があるが、それぞれに入力DDR用のクロック2本、出力DDR用のクロック2本が入力できるようになっている。
FPGA_Editor_5_060118.png

差動入出力ペアのIOB間では入力DDR用のクロックが共通になっていて、出力DDR用のクロックも共通になっている。
IOB_clock_060119.png

上の図で赤く囲んだところが入力クロック、出力クロックをマルチしているところだ。

FPGAの回路が出来ていない状態で基板を作ろうとすると、このような事柄に注意しなければいけない。
DDR SDRAMコントローラ回路でDQとDQSなどは出力するクロックが違っている。それらのIOはIOB内のDDRレジスタを使用しないとどうにもならないので、使わなくちゃいけないのだが、IOBクロックの制約を見逃すと使用できなくなる可能性がある。
例えば、IO_L19N_4にDQ0、IO_L19P_4にDQS0割り当てたらアウトだ。
FPGAの回路が出来ていればエラーが出るのでわかるけど。。。
危ないところだ。もう一度ピン割り当てを見直さないと。。。

2006/01/25 注:基本的にはLVDSペアのパッド同士のDDR入出力クロックがマルチされているが、No_Pairのパッドが混ざっている時にはその限りではない。やはりFPGA Editorで必ず確認すること。
  1. 2006年01月25日 10:34 |
  2. FPGAチップ内の配線方法
  3. | トラックバック:0
  4. | コメント:2

コメント

このDDRクロックの制限はハマると悲惨です。
某国内大手代理店のDDR対応評価ボードは見事にこの制限を見落としてDMが使えない基板になっていました。
基板完成後に気付いたらしく、サンプルソースのトップでDM出力をコメントアウトしてました。
おかげで自分達のボードでは考慮できましたが、もっとデータシート等で大きくアピールすべきですよね。
  1. 2006/01/25(水) 02:00:00 |
  2. URL |
  3. windy #JalddpaA
  4. [ 編集 ]

これは前のボードの時にIOBのFFを使おうと思ったときに気が付きました。
その時は、SDRでの動作なので、IOBの外のFFを使って大丈夫でしたが。
SDRはスライスのFF使えますが、DDRはそうは行きません。基板がパーになります。
  1. 2006/01/25(水) 05:37:50 |
  2. URL |
  3. marsee #NHJrzpKY
  4. [ 編集 ]

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