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SystemVerilogをそろそろ勉強したい

このところ家でも職場でもVHDLばかりで、そろそろVerilogが恋しくなってきました。(職場の下地を家で書いているのでしょうがない面はあるんですが。。。)
Verilog2001で書いてきましたが、そろそろ世の中はSystemVerilogですかね?そういうわけで本は買ってあるんですが、まだ読んでいないです。AlteraのQuartus2は対応しているみたい(一部書けないのもあるとか?)ですし、Xilinxはそのうち対応するという期待があります。今のうちに勉強しておいてシミュレーションだけでもSystemVerilog (SV)にできたらいいな?ということで勉強するつもりになりました。
SVと言えば、VeritakもSV対応のシミュレーターを開発していたはずということで、Webサイトを見てみました。
するとVeritak F.A.Q.の710によると”2010 4Q : Support Basic feature of SV. 2011 : OVM/VMM support w/o assertions/coverage.”だそうです。さらに712を見るとSystemVerilog Tutorialがありました。SVの実装面からの新機能が事例付きで解説してあって、読んでいると勉強になります。暇なときに心がけて勉強したいと思います。
  1. 2009年12月05日 06:08 |
  2. SystemVerilog
  3. | トラックバック:0
  4. | コメント:2

コメント

すみません。この2年で、10万行位書きましたが、未だ先が見えてきません。(汗) 

Xilinxもサポートされるとよいですね。


  1. 2009/12/05(土) 09:42:11 |
  2. URL |
  3. たっく #-
  4. [ 編集 ]

たっくさん、お久しぶりです。
10万行ですか?大変ですね。無理の無いように頑張って下さい。
先が見えないと気持ちが萎えますね。早く出口が見えることを祈ります。
  1. 2009/12/05(土) 14:10:01 |
  2. URL |
  3. marsee #f1oWVgn2
  4. [ 編集 ]

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