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Spartan-6のお勉強(クロックリソース編1)

さて、Spartan-6 FPGA SP605 評価キットをいじってみたいと思っているが、最初にSpartan-6の内部構造がどうなっているのかを勉強しようと思う。
最初に、クロックリソースから概略を把握しよう。

1. 超高速のロースキューI/Oリージョナル クロック リソースが40個ある。
2. BUFGMUXで駆動されるグローバル・クロックネットワークとI/Oクロック・バッファ(BUFIO2)、PLLクロックバッファ(BUFPLL)で駆動されるI/Oクロック・ネットワークがある。
3. BUFPLL及びBUFIO2は、ISEDESとOSERDESを駆動する。
4. BUFIO2はDDRバスのILOGIC及びOLOGICを駆動することができる。グローバル・クロック、DCMのGTPクロック、PLLクロック入力へ配線することができる。


BUFIO2から、ISERDES2を駆動して、更にBUFGを駆動してFPGAのロジックにクロックを供給することができるらしい。そのSDR(Single Data Rate)の例が、”Spartan-6 FPGAクロック リソース ユーザーズガイド UG382 (v1.3) 2010年2月22日”の25ページに載っている。下に図1-9を引用する。
Clock_Resource_100403.png

BUFIO2のDVICLK出力を通してBUFGに接続してFPGAロジックにクロックを供給している。Spartan-6のクロックバッファの目玉はどうやらこのBUFIO2みたいだ。クロックダブラで入力クロックを2倍にすることができてDDRのデータに対応することができて、更に、分周ができるので、SERDESのタイミングを取るのが容易になる。失敗したけれどもSUZAKU-VのDDR2 SDRAMコントローラを作るときに一番苦労したのが、SERDESクロックとメインのクロック間の同期をとるところだ。その部分の実装が簡単になりそうだ。
Spartan-6 FPGAクロック リソース ユーザーズガイド UG382 (v1.3) 2010年2月22日”の39ページから、BUFIO2の属性の表を引用する。
Clock_Resource_2_100403.png

上の表で例えば、DDRの信号で8ビットのシリパラ変換する場合は、USE_DOUBLER=TRUE, DIVIE=8に設定するのだと思う。
SDRでISEDESを使うときには、27ページの”図 1-11 : 例 1: ISERDES2 (DATA_RATE = SDR) を駆動する BUFIO2 ”を参照のこと。
DDRでISERDESを駆動する場合には、反転クロック用のBUFIO2がもう1つ必要になる。その図は、28ページの”図 1-12 : 例 2: ISERDES2 (DATA_RATE = DDR) を駆動する BUFIO2 ”を参照のこと。

BUFIO2はPLLと組み合わせても使えるし、GTP使うときにも使えるようだ。なかなか便利そうだ。
  1. 2010年04月03日 17:53 |
  2. Virtex-6, Spartan-6
  3. | トラックバック:0
  4. | コメント:2

コメント

Spartan-6 クロックセレクタ

Spartan-6
外部供給クロックから
PLL/DCMを使用して周波数の異なる5つのクロックを生成し
その中から1つを選択してFPGAのロジックのクロックとして使用したい
のですがそのようなことはできるのでしょうか

  1. 2013/01/05(土) 13:48:29 |
  2. URL |
  3. かずと #-
  4. [ 編集 ]

こんにちは。旅行に行っていたので、返事が遅れました。
FPGA BBSで、質問されているようですね。重複ポストは良くないです。FPGA BBSの方で聞いてください。
http://www.fpga.co.jp/cbbs/cbbs.cgi?mode=one&namber=8007&type=0&space=0&no=0
  1. 2013/01/06(日) 20:30:19 |
  2. URL |
  3. marsee #f1oWVgn2
  4. [ 編集 ]

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