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SP605用のMCBをMIGで生成する

SP605のMCB(Memory Controller Block) をMIG(Memory Interface Generator) で生成してみようと思う。
Xilinx社のSP605用のMIGの資料、XTP060を元に、ISE11.5のCORE GeneratorでMCBのデザインを生成してみる。

1. 最初に、CORE Generatorを起動し、FileメニューからNew Projectを選択して新規プロジェクトを作成する。(やり方はXTP060、9ページ参照)
SP605_MIG_1_100421.png

2. sp605_mig_designというフォルダを新規作成して、その中にsp605_mig_design.cgpプロジェクトを作成する。
SP605_MIG_2_100421.png

3. Project Optionsダイアログで、Spartan-6, xc6slx45t, fgg484, -3 を選択する。まだ設定があるので、OKボタンをクリックしてはだめだ(1回やってしまった)。
SP605_MIG_3_100421.png

4. 左のペインからGeneration を選択する。Design EntryをVerilogに変更し、設定はこれで終了なので、OKボタンをクリックする。
SP605_MIG_4_100421.png

5. 左のIP Catalogから、MIGを選択して、右のペインのCustomizeをクリックする。
SP605_MIG_5_100421.png

6. MIGが起動する。Next->ボタンをクリックする。
SP605_MIG_6_100421.png

7. Create Design とComponent Name を確認して、Next->ボタンをクリックする。
SP605_MIG_7_100421.png

8. Bank3にDDR3 SDRAMを選択して、Next->ボタンをクリックする。
SP605_MIG_8_100421.png

9. Frequency は2500psec, 400MHzのままで、Memory PartはMT41J64M16XX-187E を選択する。
SP605_MIG_9_100421.png

10. Memory Option for C3はデフォルトのままで、Next->ボタンをクリックする。ODTやリフレッシュなどの設定があった。
SP605_MIG_10_100421.png

11. Configuration Selection は、One 128-bit bi-direction port に設定する。Memory Address Mapping SelectionはROW,BANK,COLUMNのデフォルトのまま。ちなみにこのほうがバンクを有効に使用することができるとおもう。
SP605_MIG_11_100421.png

12. Arbitration for C3 はデフォルトのまま。
SP605_MIG_12_100421.png

13. Un-calibrated Input Terminationをチェックして、DQ/DQSを50 Ohmsに設定する。Debug Signals for Memory Conteroller をEnableに設定する。XTP060の資料よりもsystem Clockが追加されていた。これはDDR3 SDRAMは当然Differentialなのでそのままとする。
SP605_MIG_13_100421.png

14. Summary が表示される。Next->ボタンをクリックする。
SP605_MIG_14_100421.png

15. Micron社のシミュレーションモデルのLicense Agreementが表示される。Acceptのラジをボタンをクリックし、Next->ボタンをクリックする。
SP605_MIG_15_100421.png

16. PCB Information が表示される。Next->ボタンをクリックする。
SP605_MIG_16_100421.png

17. Design Notes が表示される。Generateボタンをクリックして、DDR3 SDRAMコントローラコアを生成する。(やっと)
SP605_MIG_17_100421.png

18. Readme mig33 ダイアログが出て、Closeボタンをクリックすると終了する。
SP605_MIG_18_100421.png

19. CORE Generator に戻ってみると、Project IPのペインにmig_33というMIGのIPが出来上がっている。
SP605_MIG_19_100421.png

これでDDR3 SDRAMコントローラの生成は終了したが、長かった。。。
sp605_mig_designフォルダの下には、いろいろなファイルが生成されている。mig_33フォルダの下にexample_designとuser_designフォルダが生成された。example_designフォルダはtraffic_generatorサンプルデザインが生成されている。user_designフォルダは空のユーザーのデザインを接続するDDR3 SDRAMコントローラのデザインが生成された。どこに書いてあったか忘れてしまったが、どれかのマニュアルに書いてあった。
SP605_MIG_20_100421.png

どちらのデザインのsimフォルダにもddr3_model_c3.vのマイクロン社のDDR3 SDRAMのモデルが生成されていて、シミュレーションが出来そうだ。次回はISimでシミュレーションしてみようと思う。
  1. 2010年04月21日 05:42 |
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