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Intelligent Clock Gatingを確かめる

ISE12.1で新しく加わった機能のIntelligent Clock Gatingの触りをやってみようと思う。効果を確かめるには、シミュレーションで生成したVCDファイルをXPowerに読み込ませて、実際のトグルレートを取得し消費電力をシミュレーションしないとダメだろが、今回はそこまではやらないで、インプリメントの仕方のみとする。

まずは、Xilinx社のWP370 (v1.0) May 3, 2010、Reducing Switching Power with Intelligent Clock Gatingの3ページ目のIntelligent Clock Gating in the Design Implementation Flowを参考にしてやってみることにした。
Intelligent Clock GatingはとりあえずVirtex-6だけの対応なので、xc6vlx75t-3ff484を使用する。これは、WebPACKで試用できる唯一のVirtex-6だ。回路はかなりしょぼいが、キャラクタ・ディスプレイ・コントローラを使用する。(もっと大きいのが良いのだが、適当なのは仕事用だ。)
Project Navigatorでプロジェクトを作成して、ProcessesペインでMAPのプロパティを表示する。
Intelligent_Clock_Gating_2_100511.png

MAPのプロパティに、-powerというSwitchがあるので、このプルダウンメニューをプルダウンすると、Off, On, High, Extra Effort という設定項目がある。Reducing Switching Power with Intelligent Clock Gatingによると、これをHighに設定するそうだ。ちなみにまだ、Intelligent Clock Gatingが設定出来ないSpartan-6の場合は、-powerはチェックボックスのみだった。
Intelligent_Clock_Gating_1_100511.png

MAPのプロパティのHELPを参照すると、-powerの設定の内容が書いてある。Onは容量性負荷を下げることでパワーを下げ、Highはクロックゲーティング、Extra Effortはたぶん容量性負荷を下げるのと、クロックゲーティングの両方を使うようだ。
この-powerスイッチをHighにして、インプリメントしてみる。
最初は、Spartan-6からリターゲットしたので、DCMのIPがエラーでインプリメントできなかった。DCMのIPを再度カスタマイズしたのではだめで、新たに作り直す必要があった。Virtex-6用に新規作成したらインプリメントすることができた。
ISEのサマリを下に示す。
Intelligent_Clock_Gating_3_100512.png

ほんの少ししかリソースを使用していない。
次にXPower Analyzerの画面を下に示す。
Intelligent_Clock_Gating_4_100512.png

Total Powerは0.798Wだった。
つぎにFPGA Editorで見てみたが、コンポーネントの数は92だった。

今度は、MAPのプロパティの-powerをOffにしてインプリメントしてみた。
ISEのサマリを下に示す。ピンクで囲ったリソースが減っている。Intelligent Clock Gating用のロジックなのだろうか?
Intelligent_Clock_Gating_5_100512.png

XPower Analyzerで計算したTotal Powerは0.798Wで、同じだった。
FPGA Editorで見てみたが、コンポーネントの数は87で、減少していた。

FPGA Editorを比べてみたが、どこがどう変わっているのかよくわからなかった。
Intelligent Clock Gatingはもっと規模が大きく、動作周波数の早い回路で検証する必要があると思った。
  1. 2010年05月12日 05:19 |
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