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SP605でPCIe Coreを生成してみる

今回は、”SP605 PCIe x1 Gen1 デザインの生成 (XTP065)”に従って、PCIe X1 Gen1のデザインをCORE Generatorでやってみようと思う。なお、Spartan-6にはX1 Gen1のPCIeのエンドポイント用ハードコアが内蔵されているので、それを使うという設定になる。XTP065ではISE11だったが、ISimで、PCIeのシミュレーションができるかもしれないという期待をかけて、ISE12.1でやってみる。

1. 最初にsp605_pcie_ISE121というフォルダを作成した。

2. スタートメニューからISE ISE Desgin Suite 12 -> ISEデザインツール -> ツール -> CORE Generatorを選択して、CORE Generatorを起動する。FileメニューからNew Project...を選択する
SP605_PCIe_1_100513.png

3. sp605_pcie_x1_gen1.cgp という名前のプロジェクトを作成した。
SP605_PCIe_2_100513.png

4. Project Optionsダイアログが立ち上がる。FPGAデバイスを設定する。下の図のようにSP605のSpartan-6を選択する。
SP605_PCIe_3_100513.png

5. 次に左のペインからGenerationを選択し、右でVerilogを選択する。これでOKをクリックする。
SP605_PCIe_4_100513.png

6. これでProject Optionsダイアログは閉じる。次にCORE GeneratorのIP CatalogのView by Functionで、Standard Bus Interfaceを開いて、PCI Expressを開き、Spartan-6 Integrated Block for PCI Expressで右クリックして、Customizeを選択する。XTP065ではバージョンが1.2だが、ISE12.1では、1.3になっている。
SP605_PCIe_5_100513.png

7. Spartan-6 Integrated Block for PCI Expressの設定ダイアログが開く。Next >をクリックする。
SP605_PCIe_6_100513.png

8. XTP065に従ってBAR(Base Address Registers)0を1MBytesのメモリに、BAR1をディスエーブルする。
SP605_PCIe_7_100513.png

9. Vender IDなどを設定する。確か10EEはXilinx社のベンダIDではなかったか?値はデフォルトのままとする。
SP605_PCIe_8_100513.png

10. Max Payload Sizeなどを設定する。512bytesだった。これもデフォルトのまま。
SP605_PCIe_9_100513.png

11. Power Managemenet Registers の設定。デフォルトのまま。
SP605_PCIe_12_100513.png

12. Device Serial Number Capabilityなどの設定。デフォルトのまま。
SP605_PCIe_13_100513.png

13. Xilinx Reference Boards をSP605 Rev A-Dに設定し、Generateボタンをクリックする。
SP605_PCIe_14_100513.png

14. Readmeウインドウが表示されて、PCIeコアが生成される。Closeで閉じる。
SP605_PCIe_15_100513.png

15. Project IPの所に、s6_pice_v_1_3コアが生成されているのがわかる。
SP605_PCIe_16_100513.png

ウィザードが長かった。。。
  1. 2010年05月16日 04:37 |
  2. Spartan-6 FPGA SP605 評価キット
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