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Spartan-6ファミリ デザイン セミナに行ってきました

25日、26日で大崎のXilinx社で行われた、Spartan-6ファミリ デザイン セミナに行ってきました。前回の”Virtex-6 ファミリ デザイン セミナに行ってきた”に続いて無料なので、Spartan-6も勉強してきました。
Spartan-6のお勉強5(SelectIOリソース)”でリングオシレータ等で構成されていて疑問だったIODELAY2もだいたい使い方はわかりました。そのうちにブログの方でも取り上げてみようと思っています。
成果は、やはりSERDESとIOBUF2の使い方のサンプルでしょうか?ISERDESを使って1対8のシリパラ変換すると受信クロックを8分周したクロックを作る必要があるんですが、それをIOBUF2で分周して作るという構成になっています。XAPP1064 Source-Synchronous Serialization andDeserialization (up to 1050 Mb/s)にも情報があるそうです。リファレンスデザインもダウンロードできるとのことでした。Spartan-6はBUFIO2やBUFPLLの使い方が難しそうです。分からない時には積極的にCORE Generatorを使うのも手だと思います。それでどう使っているかわかったら、プリミティブで書いても良いでしょう。
メモリコントローラの演習では、SP605を使って実機演習をしました。やはり、実機を使うと良いですね。ここでは、プロジェクトの中にILAのコアが入っていて、CORE GeneratorでILAやVIOのコアを生成できることを初めて知りました。今まではコアインサーターばかりだったので、知りませんでした。VIOもChipScopeから回路を制御するのに便利そうです。スイッチがなくても設定ができるのは便利ですね。この辺の知見があっただけでも行ってよかったです。いつも行くと何かしら知らなかったことがあるので、セミナに行くと良い刺激になります。
Virtex-6の時は、演習はすべてVHDLでやったのですが、Spartan-6はすべてVerilogでやりました。
Virtex-6とSpartan-6セミナ両方でお世話になった講師の方、ありがとうございました。なお、両セミナは9月まで無料になったそうなので、受けてみてはいかがでしょうか?
  1. 2010年05月27日 05:03 |
  2. その他のFPGAの話題
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コメント

お疲れ様でした

セミナお疲れ様でした。
V6のセミナに引き続きS6のセミナでもご一緒させていただきましてありがとうございました。

S6は内部構造がほぼVirtex?!と思えるほど類似しているので低価格のVirtexという印象を受けました。
V6,V5でHDLの設計、検証を行い後からS6へFPGAのグレードダウンする際も以前よりは楽にできそうと思いました。

MCBやPCIeはx1ですがS6で可能なところがいいですね。

個人的にFPGAのデバイスは高機能のV6と低価格のS6の2種類くらいにして欲しいです。正直、あまりデバイスを増やして欲しくないです。デバイスの勉強が大変です^^;

もしかするとS6の価格次第では今後はほとんどS6になりそうです。
ちょっと期待しています。
  1. 2010/05/28(金) 23:40:50 |
  2. URL |
  3. hypermac #-
  4. [ 編集 ]

こんにちは。2回のセミナともご一緒させていただいてありがとうございました。

> V6,V5でHDLの設計、検証を行い後からS6へFPGAのグレードダウンする際も以前よりは楽にできそうと思いました。
Spartan-6の方がVirtex-6よりも遅いので、クリティカルパスの余裕はかなり見込んでおかないと、危ない気がします。

Spartan-6はMCBやPCIeが入っていて使えそうですね。でもなかなか、マニュアルを読むのが大変で使うのが難しそうです。
  1. 2010/05/29(土) 06:12:53 |
  2. URL |
  3. marsee #f1oWVgn2
  4. [ 編集 ]

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