FC2カウンター FPGAの部屋 coregen_lockダイアログ
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

coregen_lockダイアログ

Spartan-3A Starter Kit専用のDDR2-SDRAMコントローラをMIGで生成するとTCLエラーになってしまった。(ISE12.1とISE11.5のVerilogプロジェクト)
そのまま、プロジェクトのプロパティをVHDLにして、新しいMIGコアをCoregenで生成しようとしたら、coregen_lockファイルが見つかったというダイアログが出てきた。
coregen_lock_100531.png

これを回避するには、プロジェクトフォルダの下のipcore_dirフォルダにcoregen_lockというファイルがあるので、それを削除してから、MIGのIPを生成すれば良い。

でも、VHDLプロジェクトでもTCLエラーで生成出来なかった。

(2010/06/01:追記) CoregenでMIGを生成したらできました。
  1. 2010年05月31日 17:20 |
  2. Core Generator
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
http://marsee101.blog.fc2.com/tb.php/1481-f9486143
この記事にトラックバックする(FC2ブログユーザー)