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Cyclone III のお勉強1

SDR SDRAMコントローラは、単体で作るか、SOPC Builderベースで全体を構築してIPを使うか?もう少し検討することにした。
さて、DE0に使用されているFPGAのCyclone3について、何も知らないので、マニュアルで勉強することにした。
Cyclone III デバイス・ハンドブックのChapter 1. Cyclone III デバイス・ファミリの概要を読んで勉強する。

・ロー・パワー65 nm FPGA(XilinxではVirtex-5が65nmのようだ。廉価版ではSpartan-3シリーズが90nm、Spartan-6シリーズが45nmなので、Xilinxの廉価版は65nmがないみたい)
・PLLのみ、DCMは入っていない
・DDR2 SDRAMとか最大400Mbpsのメモリインターフェイスに対応する
・I/OはXilinx同様に色々設定できる。


DE0のFPGAの型番は、EP3C16F484C6Nだったので、EP3C16というCyclone III シリーズ。
Chapter 1. Cyclone III デバイス・ファミリの概要の表1–1. Cyclone III FPGA デバイス・ファミリの特長を下に引用させていただく。
Cyclone3_1_100819.jpg

ロジック・エレメントが15,406、メモリ504Kビット、マルチプライヤも56個、PLL4個、グローバル・クロック/ネットワーク20個のかなり大きなFGPAだ。
パッケージは484 ピン FineLineボール・グリッド・アレイ(FBGA)で、346個のIOポートが使える。
  1. 2010年08月19日 05:44 |
  2. AlteraのFPGA
  3. | トラックバック:0
  4. | コメント:3

コメント

PLLを使わないと、性能が出ないので、積極的に使ってください
カスケード接続もOKでし(^^♪

I/O内蔵のF/Fもどしどし使うことをお薦めしますでし
  1. 2010/08/19(木) 20:13:16 |
  2. URL |
  3. アプロ #-
  4. [ 編集 ]

こんにちは。アプロさん。
PLLを使わないと性能が出ないということはどうしてですか?外部インターフェースとのクロックの位相合わせという意味ですか?入力のセットアップ時間、出力のクロックからの出力時間が厳しい時ですか?
  1. 2010/08/19(木) 20:39:55 |
  2. URL |
  3. marsee #f1oWVgn2
  4. [ 編集 ]

推測されている通りで
I/Oの性能を引き出すには、PLLを使用することが前提みたいです

なので、PLLを使う設計をしてみてください
  1. 2010/08/21(土) 12:31:03 |
  2. URL |
  3. アプロ #-
  4. [ 編集 ]

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