FC2カウンター FPGAの部屋 DesignSpark PCB 1.0.3 のチュートリアルを試してみる5(PCB Design3)
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

DesignSpark PCB 1.0.3 のチュートリアルを試してみる5(PCB Design3)

DesignSpark PCB 1.0.3 のチュートリアルを試してみる4(PCB Design2)”の続き

55.ラッツネットで右クリックして、Segment ModeをOrthogonalモードからMitterモードに変更すると、斜め45度の配線を引くことができる。
DesignSpark_PCB_57_110227.png

56.R4の配線がSegment ModeをMitterモードに変更したの時の配線だ。
DesignSpark_PCB_58_110227.png

57.次は0Vの銅箔で基板の開いている部分を埋める。AddメニューからCopper Pour Area -> Polygon を選択する。
DesignSpark_PCB_60_110227.png

58.0Vの銅箔で基板を埋めたい領域を書く。
DesignSpark_PCB_61_110227.png

59.上のツールバーの右はじ、矢印のSelect Modeアイコンをクリックする。Copper Pour Areaで右クリックして、右クリックメニューのPour Copperを選択する。Pour Copperダイアログが出てくるので、0Vを選択して、OKボタンをクリックする。
DesignSpark_PCB_62_110227.png

60.部品面が0Vパターンで覆われた。
DesignSpark_PCB_63_110227.png

61.今度は半田面を0Vパターンで覆う。部品面の0V銅箔が邪魔なので、LayersのウインドウのTop Copperのチェックを外して、部品面を非表示にする。AddメニューからCopper Pour Area -> Polygon を選択してから、領域を描く前に、L(l)キーを押して、Bottom Copperに描く領域を変更する。ハンダ面の0V領域を描く。
DesignSpark_PCB_64_110227.png

62.上のツールバーの右はじ、矢印のSelect Modeアイコンをクリックする。Copper Pour Areaで右クリックして、右クリックメニューのPour Copperを選択する。Pour Copperダイアログが出てくるので、0Vを選択して、OKボタンをクリックする。すると、ハンダ面が0Vパターンで覆われた。
DesignSpark_PCB_65_110228.png

63.デザイン・ルール・チェックをする。左のツールバーからDesign Rule Checkアイコンをクリックする。
DesignSpark_PCB_66_110228.png

64.Check Designダイアログが出る。すべての項目にチェックを入れてcheckボタンをクリックする。
DesignSpark_PCB_67_110228.png

65.DRCエラーの内容がメモ帳で表示され、PCB画面にはエラーの場所がピンクで表示される。
DesignSpark_PCB_68_110228.png

DRC結果の表示の内容を下に示す。

Design Rule Check Report
------------------------

Report File    : H:\Documents and Settings\All Users\Documents\DesignSpark PCB\Examples\Design_Tutorial (PCB - Design Rule Check Report).txt
Report Written : Sunday, February 27, 2011
Design Path    : H:\Documents and Settings\All Users\Documents\DesignSpark PCB\Examples\Design_Tutorial.pcb
Design Title   : 
Created        : 2011/02/22 20:21:25
Last Saved     : 2011/02/27 11:37:25
Editing Time   : 6003 min
Units          : mm (precision 1)

Results
-------

Annular ring too small at (205.7,276.9)
    Size is 0.0 should be 0.1.
Pad to Board Error (P-B) between (205.7 278.5) and (205.7 279.4) on Layer "[All]".
    Error between Pad and Board, Gap is 0.9 needs to be 1.3.
Annular ring too small at (205.7,233.7)
    Size is 0.0 should be 0.1.
Pad to Board Error (P-B) between (205.7 232.1) and (205.7 231.1) on Layer "[All]".
    Error between Pad and Board, Gap is 0.9 needs to be 1.3.
Annular ring too small at (276.9,276.9)
    Size is 0.0 should be 0.1.
Pad to Board Error (P-B) between (278.5 276.9) and (279.4 276.9) on Layer "[All]".
    Error between Pad and Board, Gap is 0.9 needs to be 1.3.
Annular ring too small at (276.9,233.7)
    Size is 0.0 should be 0.1.
Pad to Board Error (P-B) between (276.9 232.1) and (276.9 231.1) on Layer "[All]".
    Error between Pad and Board, Gap is 0.9 needs to be 1.3.
Pad to Silkscreen Error (P-S) at (270.8 259.8) on Layer "Top Silkscreen".
    Silkscreen text 'R6' overlaps pad.
Via to Silkscreen Error (V-S) at (262.9 241.3) on Layer "Top Silkscreen".
    Silkscreen text 'R7' overlaps via.

Number of errors found : 10

Settings
--------

Spacings

    Tracks                             Yes
    Pads and Vias                      Yes
    Shapes                             Yes
    Text                               Yes
    Board                              Yes
    Drills                             Yes
    Components                         Yes

Manufacturing

    Drill Breakout                     Yes
    Drill Backoff                      Yes
    Silkscreen Overlap                 Yes
    Copper Text In Board               Yes
    Min Track Width                    Yes
    Min Annular Ring                   Yes
    Min Paste Size                     Yes
    Vias In Pads                       Yes
    Unplated Vias                      Yes
    Unplated Pads With Inner Tracks    Yes

Nets

    Net Completion                     Yes
    Dangling Tracks                    Yes
    Net Track Length Differences       No


End Of Report.



66.Hole32のGAPを1.3にする必要があるのと、R6とR7のシルクがビアにかかってしまっているようだ。それを修正したが、4つのAnnular ring too small at (207.0,275.6) Size is 0.0 should be 0.1.(位置は異なる)が残ってしまった。これはHole32に関することのようなので、取り敢えず、無視しようと思う。
DesignSpark_PCB_69_110228.png

67.DRCと順番が逆になってしまったが、Toolsメニューから Schematics/PCB Checkを選んで、回路図とPCBデザインに間に差がないかを調べた。、差がある場合は、通常であればPCBから回路図へ差をフォワードして修正する。しかし、今回は-5Vと+12VのネットがPCBデザインの方でsignal属性になっていたので、PCBデザインのネットの属性を変更した。

DesignSpark PCB 1.0.3 のチュートリアルを試してみる6(PCB Design4)”に続く。
  1. 2011年02月28日 05:14 |
  2. CADツール
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
http://marsee101.blog.fc2.com/tb.php/1729-77d24f58
この記事にトラックバックする(FC2ブログユーザー)