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ISE13.1が出ました。ダウンロード、インストール終了

昨日の3月1日にISE13.1が出ました。アプロさん、教えていただいてありがとうございました。
どうも昨日はISE13.1がダウンロード出来ないと思っていたら、普段使っているGoogle Chromeではエラーになってしまうようです。
Firefoxに替えたところ、Download Managerが起動して、順調にダウンロード出来ています。まだ終了していません。

PlanAheadはどうだろう?完成度が上がっているか?ISimは落とさないでも再コンパイルが出来るか?楽しみです。

4:57 ダウンロードが終了したので、インストールします。

5:02 ISE13.1インストール開始。

5:36 ISE13.1インストール終了。

ISE13.1のProject Navigatorを起動しました。これは余り変わっていないはず。多分、ISE14では、PlanAheadでのプロジェクトが主流になるそうな?
ISE131_1_110302.png

残念ながらタイムリミット。PlanAheadのプロジェクトとか、ISimの具合とかを、今日帰って来たらやってみようと思います。

(追記)
Spartan-6のキャラクタ・ジェネレータ・ディスプレイをやってみました。小さいのでよくわからないかもしれませんが、ISE12.4とISE13.1で結果が異なります。MAPの最初のほうを貼ります。

ISE12.4

Release 12.4 Map M.81d (nt)
Xilinx Mapping Report File for Design 'CharDispCtrlerTest_SP605'

Design Information
------------------
Command Line   : map -intstyle ise -p xc6slx45t-fgg484-3 -w -logic_opt off -ol high -t 1 -xt 0 -register_duplication off
-r 4 -global_opt off -mt off -ir off -pr off -lc off -power off -o CharDispCtrlerTest_SP605_map.ncd
CharDispCtrlerTest_SP605.ngd CharDispCtrlerTest_SP605.pcf 
Target Device  : xc6slx45t
Target Package : fgg484
Target Speed   : -3
Mapper Version : spartan6 -- $Revision: 1.52.76.2 $
Mapped Date    : WED 2 MAR 18:46:17 2011

Design Summary
--------------
Number of errors:      0
Number of warnings:    0
Slice Logic Utilization:
  Number of Slice Registers:                   129 out of  54,576    1%
    Number used as Flip Flops:                 129
    Number used as Latches:                      0
    Number used as Latch-thrus:                  0
    Number used as AND/OR logics:                0
  Number of Slice LUTs:                        142 out of  27,288    1%
    Number used as logic:                      140 out of  27,288    1%
      Number using O6 output only:              80
      Number using O5 output only:              39
      Number using O5 and O6:                   21
      Number used as ROM:                        0
    Number used as Memory:                       0 out of   6,408    0%
    Number used exclusively as route-thrus:      2
      Number with same-slice register load:      0
      Number with same-slice carry load:         2
      Number with other load:                    0

Slice Logic Distribution:
  Number of occupied Slices:                    55 out of   6,822    1%
  Number of LUT Flip Flop pairs used:          157
    Number with an unused Flip Flop:            30 out of     157   19%
    Number with an unused LUT:                  15 out of     157    9%
    Number of fully used LUT-FF pairs:         112 out of     157   71%
    Number of unique control sets:               9
    Number of slice register sites lost
      to control set restrictions:              39 out of  54,576    1%

  A LUT Flip Flop pair for this architecture represents one LUT paired with
  one Flip Flop within a slice.  A control set is a unique combination of
  clock, reset, set, and enable signals for a registered element.
  The Slice Logic Distribution report is not meaningful if the design is
  over-mapped for a non-slice resource or if Placement fails.

IO Utilization:
  Number of bonded IOBs:                        21 out of     296    7%
    Number of LOCed IOBs:                       21 out of      21  100%
    IOB Flip Flops:                             14

Specific Feature Utilization:
  Number of RAMB16BWERs:                         6 out of     116    5%
  Number of RAMB8BWERs:                          0 out of     232    0%
  Number of BUFIO2/BUFIO2_2CLKs:                 1 out of      32    3%
    Number used as BUFIO2s:                      1
    Number used as BUFIO2_2CLKs:                 0
  Number of BUFIO2FB/BUFIO2FB_2CLKs:             0 out of      32    0%
  Number of BUFG/BUFGMUXs:                       2 out of      16   12%
    Number used as BUFGs:                        2
    Number used as BUFGMUX:                      0
  Number of DCM/DCM_CLKGENs:                     0 out of       8    0%
  Number of ILOGIC2/ISERDES2s:                   0 out of     376    0%
  Number of IODELAY2/IODRP2/IODRP2_MCBs:         0 out of     376    0%
  Number of OLOGIC2/OSERDES2s:                  14 out of     376    3%
    Number used as OLOGIC2s:                    14
    Number used as OSERDES2s:                    0
  Number of BSCANs:                              0 out of       4    0%
  Number of BUFHs:                               0 out of     256    0%
  Number of BUFPLLs:                             0 out of       8    0%
  Number of BUFPLL_MCBs:                         0 out of       4    0%
  Number of DSP48A1s:                            0 out of      58    0%
  Number of GTPA1_DUALs:                         0 out of       2    0%
  Number of ICAPs:                               0 out of       1    0%
  Number of MCBs:                                0 out of       2    0%
  Number of PCIE_A1s:                            0 out of       1    0%
  Number of PCILOGICSEs:                         0 out of       2    0%
  Number of PLL_ADVs:                            1 out of       4   25%
  Number of PMVs:                                0 out of       1    0%
  Number of STARTUPs:                            0 out of       1    0%
  Number of SUSPEND_SYNCs:                       0 out of       1    0%

Average Fanout of Non-Clock Nets:                4.52

Peak Memory Usage:  264 MB
Total REAL time to MAP completion:  32 secs 
Total CPU time to MAP completion:   26 secs 


ISE13.1

Release 13.1 Map O.40d (nt)
Xilinx Mapping Report File for Design 'CharDispCtrlerTest_SP605'

Design Information
------------------
Command Line   : map -intstyle ise -p xc6slx45t-fgg484-3 -w -logic_opt off -ol high -t 1 -xt 0 -register_duplication off
-r 4 -global_opt off -mt off -ir off -pr off -lc off -power off -o CharDispCtrlerTest_SP605_map.ncd
CharDispCtrlerTest_SP605.ngd CharDispCtrlerTest_SP605.pcf 
Target Device  : xc6slx45t
Target Package : fgg484
Target Speed   : -3
Mapper Version : spartan6 -- $Revision: 1.55 $
Mapped Date    : WED 2 MAR 5:44:13 2011

Design Summary
--------------
Number of errors:      0
Number of warnings:    0
Slice Logic Utilization:
  Number of Slice Registers:                   128 out of  54,576    1%
    Number used as Flip Flops:                 128
    Number used as Latches:                      0
    Number used as Latch-thrus:                  0
    Number used as AND/OR logics:                0
  Number of Slice LUTs:                        142 out of  27,288    1%
    Number used as logic:                      140 out of  27,288    1%
      Number using O6 output only:              85
      Number using O5 output only:              37
      Number using O5 and O6:                   18
      Number used as ROM:                        0
    Number used as Memory:                       0 out of   6,408    0%
    Number used exclusively as route-thrus:      2
      Number with same-slice register load:      0
      Number with same-slice carry load:         2
      Number with other load:                    0

Slice Logic Distribution:
  Number of occupied Slices:                    59 out of   6,822    1%
  Number of LUT Flip Flop pairs used:          157
    Number with an unused Flip Flop:            31 out of     157   19%
    Number with an unused LUT:                  15 out of     157    9%
    Number of fully used LUT-FF pairs:         111 out of     157   70%
    Number of unique control sets:               9
    Number of slice register sites lost
      to control set restrictions:              40 out of  54,576    1%

  A LUT Flip Flop pair for this architecture represents one LUT paired with
  one Flip Flop within a slice.  A control set is a unique combination of
  clock, reset, set, and enable signals for a registered element.
  The Slice Logic Distribution report is not meaningful if the design is
  over-mapped for a non-slice resource or if Placement fails.

IO Utilization:
  Number of bonded IOBs:                        21 out of     296    7%
    Number of LOCed IOBs:                       21 out of      21  100%
    IOB Flip Flops:                             14

Specific Feature Utilization:
  Number of RAMB16BWERs:                         6 out of     116    5%
  Number of RAMB8BWERs:                          0 out of     232    0%
  Number of BUFIO2/BUFIO2_2CLKs:                 1 out of      32    3%
    Number used as BUFIO2s:                      1
    Number used as BUFIO2_2CLKs:                 0
  Number of BUFIO2FB/BUFIO2FB_2CLKs:             0 out of      32    0%
  Number of BUFG/BUFGMUXs:                       2 out of      16   12%
    Number used as BUFGs:                        2
    Number used as BUFGMUX:                      0
  Number of DCM/DCM_CLKGENs:                     0 out of       8    0%
  Number of ILOGIC2/ISERDES2s:                   0 out of     376    0%
  Number of IODELAY2/IODRP2/IODRP2_MCBs:         0 out of     376    0%
  Number of OLOGIC2/OSERDES2s:                  14 out of     376    3%
    Number used as OLOGIC2s:                    14
    Number used as OSERDES2s:                    0
  Number of BSCANs:                              0 out of       4    0%
  Number of BUFHs:                               0 out of     256    0%
  Number of BUFPLLs:                             0 out of       8    0%
  Number of BUFPLL_MCBs:                         0 out of       4    0%
  Number of DSP48A1s:                            0 out of      58    0%
  Number of GTPA1_DUALs:                         0 out of       2    0%
  Number of ICAPs:                               0 out of       1    0%
  Number of MCBs:                                0 out of       2    0%
  Number of PCIE_A1s:                            0 out of       1    0%
  Number of PCILOGICSEs:                         0 out of       2    0%
  Number of PLL_ADVs:                            1 out of       4   25%
  Number of PMVs:                                0 out of       1    0%
  Number of STARTUPs:                            0 out of       1    0%
  Number of SUSPEND_SYNCs:                       0 out of       1    0%

Average Fanout of Non-Clock Nets:                4.59

Peak Memory Usage:  267 MB
Total REAL time to MAP completion:  26 secs 
Total CPU time to MAP completion:   23 secs 


次に、ISimを起動してシミュレーションしてみた。
Re-lunchボタンが付いていて、これをクリックするとリコンパイル、エラボレートされた。さらに、Project Navigatorから起動して、wcfgファイルをロードして、21msシミュレーションするようになっていたので、そのとおりにシミュレーションがスタートした。右下にCompilation Logウインドウがあって、コンパイルのログをみることができるようだ。
ISE131_2_110302.png

今度は、HDLソースを修正しても、ISimを落とす必要がなくなったようだ。
  1. 2011年03月02日 04:42 |
  2. Xilinx ISEについて
  3. | トラックバック:0
  4. | コメント:2

コメント

こんにちは、ISE13.1の情報が欲しくて来ました
ISimの再起動しなくて良くなったのは大きいですね
以前は終了した後、少し時間を開けないと前回のインスタンスが残ってて起動エラーになったりしてましたから。
  1. 2011/03/07(月) 13:55:11 |
  2. URL |
  3. windy #JalddpaA
  4. [ 編集 ]

こんにちは。
ISimやPlanAheadプロジェクトに進歩が見られます。ISE13.1に乗り換えるべきだと思います。
  1. 2011/03/08(火) 04:23:20 |
  2. URL |
  3. marsee #f1oWVgn2
  4. [ 編集 ]

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