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AXI4バスのマスタIPのテスト1(構想編)

XilinxのXPS上にAXI4バスのマスタIPを作ることにした。手順は以下の通りだ。

・”AtlysボードでXPSプロジェクトを試す1(XPSのプロジェクト作成、インプリメント)”で作成したXPSのプロジェクトで、MCB_DDR2にAXI4バスのポートを2つ増やす。
・2つのポートのうちの1つはWrite専用、もう1つはRead専用だ。
・Writeポートには0からインクリメントするデータをVGAのスピードで書き込む回路を付ける。アドレスの0は32ビット長の0で、インクリメントしていく。つまりアドレス値とデータの値を一緒にする。それを640X480/2のアドレスまで行い、その後はアドレス0に戻って同じ値を書く。これを16ビットデータ換算60fpsで、ずーとやり続ける。
・Readポートには、Writeしたデータが正しいかどうかをチェックする機能を付ける。同様に16ビットデータ換算60fpsで、ずーとやり続ける。
・Writeしたデータが正しいかどうかは、SDKのXMDでReadして見ることが出来る。


最終目標はMT9D112からのピクセルデータをWriteポートからMCB_DDR2に書いて、それをReadポートからディスプレイ回路が読んでHDMIに変換してディスプレイに出力するのだが、今回はAXI4バスのマスタプロトコル回路だけを設計して確かめることを目標とする。一度に不確定要素が2つになるとデバックが厳しくなるからだ。

AXI4バスプロトコルは、”AXI4 プロトコルの勉強1”、”AXI4 プロトコルの勉強2(読み出しバースト例)”、”AXI4 プロトコルの勉強3(書きこみバースト例)”を参照のこと。

作ろうとするAXI4バスプロトコル・モジュールのユーザー・インターフェース側はVirtex-5のMIGの入力インターフェースと同じプロトコルにしようと思う。”XUPV5-LX110T Development SystemでMIGを試す4(Virtex-5のMIGの動作)”参照。

AXI4マスタIPのテンプレートは、http://www.xilinx.com/txpatches/pub/applications/misc/ar37425.zipからダウンロードすることが出来る。

今見た所、ar37425\axi_master_v1_00_a\hdl\vhdl\axi_master.vhdはテンプレートのみだったが、ar37425\axi_master_v1_00_a\hdl\verilog\axi_master.vはサンプルコードが書いてある。

The example user application performs a simple memory
test through continuous burst writes to memory, followed by burst
reads. The simple data pattern is checked and any data comparison or
interface errors are latched with the example ERROR output.


ということなので、とりあえず自分で作らないで、このExample codeをMCB_DDR2に接続して試してみることにする。
  1. 2012年01月03日 06:08 |
  2. AXI4 Master IPの作製
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