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ar37425のAXI4 Masterサンプルを試す2(インプリメント)

ar37425のAXI4 Masterサンプルを試す1(AXI_Master IPの登録、接続)”の続き。

今回は最初にインプリメントしてみようと思う。

1.XPSで、左のGenerate BitStreamボタンをクリックして、ビットファイルを生成した。

2.MAPで”MapLib:979 - LUT5 symbol”などのエラーで止まってしまった。UARTやEthernetデバイスでエラーが出ている。そこは何もいじっていないはずなのだが?調べてみたがよくわからない?

ISEの下にXPSプロジェクトを入れてやってみることにした。

3.ISEプロジェクトを生成して、Project NavigatorからAtlys_XPS_CamDispのsystem.xmpをAdd Sourceした。

4.ProcessesウインドウのGenerate Top HDL Sourceをダブルクリックして、トップファイル(system_top.v)を生成した。

5.system_top.vをクリックして、インプリメントしたら成功した。
Atlys_47_120107.png

MAPリポートを下に貼り付ける。

Release 13.3 Map O.76xd (nt)
Xilinx Mapping Report File for Design 'system_top'

Design Information
------------------
Command Line   : map -intstyle ise -p xc6slx45-csg324-2 -w -logic_opt off -ol
high -t 1 -xt 0 -register_duplication off -r 4 -global_opt off -mt off -ir off
-pr off -lc off -power off -o system_top_map.ncd system_top.ngd system_top.pcf 
Target Device  : xc6slx45
Target Package : csg324
Target Speed   : -2
Mapper Version : spartan6 -- $Revision: 1.55 $
Mapped Date    : FRI 6 JAN 6:11:18 2012

Design Summary
--------------
Number of errors:      0
Number of warnings:   28
Slice Logic Utilization:
  Number of Slice Registers:                 3,894 out of  54,576    7%
    Number used as Flip Flops:               3,885
    Number used as Latches:                      0
    Number used as Latch-thrus:                  0
    Number used as AND/OR logics:                9
  Number of Slice LUTs:                      4,982 out of  27,288   18%
    Number used as logic:                    4,588 out of  27,288   16%
      Number using O6 output only:           3,549
      Number using O5 output only:             138
      Number using O5 and O6:                  901
      Number used as ROM:                        0
    Number used as Memory:                     253 out of   6,408    3%
      Number used as Dual Port RAM:             96
        Number using O6 output only:             4
        Number using O5 output only:             1
        Number using O5 and O6:                 91
      Number used as Single Port RAM:            4
        Number using O6 output only:             4
        Number using O5 output only:             0
        Number using O5 and O6:                  0
      Number used as Shift Register:           153
        Number using O6 output only:            53
        Number using O5 output only:             1
        Number using O5 and O6:                 99
    Number used exclusively as route-thrus:    141
      Number with same-slice register load:    121
      Number with same-slice carry load:        15
      Number with other load:                    5

Slice Logic Distribution:
  Number of occupied Slices:                 1,931 out of   6,822   28%
  Nummber of MUXCYs used:                      728 out of  13,644    5%
  Number of LUT Flip Flop pairs used:        5,714
    Number with an unused Flip Flop:         2,197 out of   5,714   38%
    Number with an unused LUT:                 732 out of   5,714   12%
    Number of fully used LUT-FF pairs:       2,785 out of   5,714   48%
    Number of unique control sets:             336
    Number of slice register sites lost
      to control set restrictions:           1,352 out of  54,576    2%

  A LUT Flip Flop pair for this architecture represents one LUT paired with
  one Flip Flop within a slice.  A control set is a unique combination of
  clock, reset, set, and enable signals for a registered element.
  The Slice Logic Distribution report is not meaningful if the design is
  over-mapped for a non-slice resource or if Placement fails.

IO Utilization:
  Number of bonded IOBs:                        90 out of     218   41%
    Number of LOCed IOBs:                       90 out of      90  100%
    IOB Flip Flops:                             11

Specific Feature Utilization:
  Number of RAMB16BWERs:                        20 out of     116   17%
  Number of RAMB8BWERs:                          0 out of     232    0%
  Number of BUFIO2/BUFIO2_2CLKs:                 1 out of      32    3%
    Number used as BUFIO2s:                      1
    Number used as BUFIO2_2CLKs:                 0
  Number of BUFIO2FB/BUFIO2FB_2CLKs:             0 out of      32    0%
  Number of BUFG/BUFGMUXs:                       2 out of      16   12%
    Number used as BUFGs:                        2
    Number used as BUFGMUX:                      0
  Number of DCM/DCM_CLKGENs:                     0 out of       8    0%
  Number of ILOGIC2/ISERDES2s:                   6 out of     376    1%
    Number used as ILOGIC2s:                     6
    Number used as ISERDES2s:                    0
  Number of IODELAY2/IODRP2/IODRP2_MCBs:        24 out of     376    6%
    Number used as IODELAY2s:                    0
    Number used as IODRP2s:                      2
    Number used as IODRP2_MCBs:                 22
  Number of OLOGIC2/OSERDES2s:                  50 out of     376   13%
    Number used as OLOGIC2s:                     5
    Number used as OSERDES2s:                   45
  Number of BSCANs:                              1 out of       4   25%
  Number of BUFHs:                               0 out of     256    0%
  Number of BUFPLLs:                             0 out of       8    0%
  Number of BUFPLL_MCBs:                         1 out of       4   25%
  Number of DSP48A1s:                            3 out of      58    5%
  Number of ICAPs:                               0 out of       1    0%
  Number of MCBs:                                1 out of       2   50%
  Number of PCILOGICSEs:                         0 out of       2    0%
  Number of PLL_ADVs:                            1 out of       4   25%
  Number of PMVs:                                0 out of       1    0%
  Number of STARTUPs:                            0 out of       1    0%
  Number of SUSPEND_SYNCs:                       0 out of       1    0%

Average Fanout of Non-Clock Nets:                3.97

Peak Memory Usage:  397 MB
Total REAL time to MAP completion:  6 mins 32 secs 
Total CPU time to MAP completion:   6 mins 28 secs 

  1. 2012年01月07日 04:19 |
  2. AXI4 Master IPの作製
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