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AXI4スレーブ・バス・ファンクション・モデル(BFM)の作製1

AXI4マスタIPの作製2(単体シミュレーション)”で対応するキャラクタ・ディスプレイ・コントローラのAXI4スレーブIPをインターコネクトを通さずに直接テストベンチで接続してシミュレーションを行った。
今回はAXI4マスタIPを作る際に、対応するAXI4スレーブIPが出来ていたので、それで良いが、AXI4スレーブIPが無かった時に使える、なるべく汎用のAXI4スレーブのBFMを作ることにした。全部の場合は網羅できないので、AXI4スレーブIPのタイプはRAMタイプとして、AXI4バスのトランザクションをシミュレーションできることを目的とする。つまり、バーストのタイプは INCR のみの対応となる。

キャラクタ・ディスプレイ・コントローラのAXI4スレーブIPを元にして、汎用のAXI4スレーブBFMとするために C_M_AXI_DATA_WIDTH などの設定値を使用することにした。

・Write Transaction, Read Transaction 中のバーストについては、以前のM系列を使った擬似乱数を使用してある一定値以上だったらWaitする。(擬似乱数、M系列を使う1擬似乱数、M系列を使う2

現在作成中。うまくAXI4マスタと組みでシミュレーション出来たら公開します。VHDLで書いてます。

#現在、Writeはできたのですが、今朝はもうHDL書くのに飽きたので、また帰宅したら続きのVHDLを書きます。
  1. 2012年04月12日 05:33 |
  2. AXI4 Master IPの作製
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