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PlanAhead14.1のExampleのBFT Core を試してみた2(Synthesis編)

PlanAhead14.1のExampleのBFT Core を試してみた1(RTL Analysis)”の続き。

・Synthesis -> Run Synthesis をクリックして、論理合成を行った。
PlanAhead141_24_120512.png

・Synthesis Completed ダイアログが開く。Open Synthesized Design ラジオボタンをクリックして、OKボタンをクリックした。
PlanAhead141_25_120512.png

・ダイアログが出たので、Noボタンをクリックした。
PlanAhead141_27_120512.png

・論理合成終了後の表示
PlanAhead141_28_120512.png

・Synthesis -> Synthesized Design -> Edit Timing Constraints をクリックした。タイミング制約が右上のウインドウに表示された。
PlanAhead141_29_120512.png

・Synthesis -> Synthesized Design -> Report Clock Interaction をクリックした。Report Clock Interaciton ダイアログが開いた。OKボタンをクリックした。
PlanAhead141_30_120512.png

・Clock Interaction が右のウインドウに表示された。クロックドメイン間の関連を表示するようだ。
PlanAhead141_31_120512.png

・Synthesis -> Synthesized Design -> Report DRC をクリックした。Run DRCダイアログが開いた。色々なDRCの項目が並んでいる。OKボタンをクリックした。
PlanAhead141_32_120512.png

・下のウインドウにDEC の結果が示された。
PlanAhead141_33_120512.png

・Synthesis -> Synthesized Design -> Report Noise をクリックした。Run SSN Analysis ダイアログが表示された。OKボタンをクリックした。
PlanAhead141_34_120512.png

・下のウインドウにノイズ解析の結果が表示された。
PlanAhead141_35_120512.png

・Synthesis -> Synthesized Design -> Report Utilization の結果を下に示す。
PlanAhead141_36_120512.png

・Register を展開したのが下の図だ。RTL Analysis に比べてレジスタの値が減っているのがわかる。
PlanAhead141_37_120512.png

・Synthesis -> Synthesized Design -> Schematic をクリックした時の図を下に示す。RTL Analysis に比べて回路が増えている気がする。
PlanAhead141_38_120512.png

・回路図を拡大して素子をクリックすると、Netlist ウインドウの当該の素子がハイライトされる。
PlanAhead141_39_120512.png
  1. 2012年05月13日 21:44 |
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