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ビットマップ・ディスプレイ・コントローラの作製9(BitMapDCの接続1)

ビットマップ・ディスプレイ・コントローラの作製8(デバック1)”の続き。

MicroBlazeからDDR2 SDRAMを読み書きできない状態になっていたが、MCBの設定にAXI Supports Narrow BurstがあってAutoになっていたので、Enableにしてやってみたが、やはりAXI4バスのAWVALIDに反応していない。
今回は、64ビットバーストReadを試して見られるので、ビットマップ・ディスプレイ・コントローラ(BitMapDC) を追加してみることにした。元々はビットマップ・ディスプレイ・コントローラの作製なので、本当はこれがメインなのだが、MCBがMicroBlazeからアクセス出来ないため延び延びになってしまった。

・Atlys_EDK_test_PA_142\Atlys_EDK_test_PA.srcs\sources_1\edk\system\pcoresフォルダに、bitmap_disp_cntrler_axi_master_v1_00_a がある。

・Atlys_EDK_test_PA_142\Atlys_EDK_test_PA.srcs\sources_1\edk\system\pcores\bitmap_disp_cntrler_axi_master_v1_00_a\dataフォルダにテンプレートのままのファイルがある。
BitMapDispCont_67_120803.png

・ファイルの名前をbitmap_disp_cntrler_axi_master_v2_1_0 に変更した。
BitMapDispCont_68_120803.png

・まずは、bitmap_disp_cntrler_axi_master_v2_1_0.pao を編集して、HDLファイルを追加した。(2012/08/06:修正)(2012/08/09:修正 bitmap_afifo.v のエントリを追加した
(2012/12/13:修正、1行目と2行目が同じだったので、1行目を消しました。御指摘ありがとうございました。)

lib bitmap_disp_cntrler_axi_master_v1_00_a bitmap_disp_cntrler_axi_master.v verilog
lib bitmap_disp_cntrler_axi_master_v1_00_a axi_master_interface.v verilog
lib bitmap_disp_cntrler_axi_master_v1_00_a bitmap_disp_engine.v verilog
lib bitmap_disp_cntrler_axi_master_v1_00_a bitmap_afifo.v verilog
lib bitmap_disp_cntrler_axi_master_v1_00_a dvi_disp.vhd vhdl
lib bitmap_disp_cntrler_axi_master_v1_00_a Digilent_RTL/DVITransmitter.vhd vhdl
lib bitmap_disp_cntrler_axi_master_v1_00_a Digilent_RTL/TMDSEncoder.vhd vhdl
lib bitmap_disp_cntrler_axi_master_v1_00_a Digilent_RTL/SerializerN_1.vhd vhdl


・bitmap_disp_cntrler_axi_master_v2_1_0.bbd ファイルを追加して、bitmap_afifo.ngc を設定した。

FILES
bitmap_afifo.ngc


BitMapDispCont_69_120803.png

・同時にbitmap_afifo.ngc のVerilog ファイル(bitmap_afifo.v)もVerilog フォルダに追加した。(こうしないとbitmap_afifoが認識されないので注意)(2012/08/09:修正)
BitMapDispCont_96_120809.png

・bitmap_disp_cntrler_axi_master_v2_1_0.mpd を開いて、外部ポートを追加した。

PORT pixclk = "", DIR = I
PORT TMDS_tx_clk_p = "", DIR = O
PORT TMDS_tx_clk_n = "", DIR = O
PORT TMDS_tx_2_G_p = "", DIR = O
PORT TMDS_tx_2_G_n = "", DIR = O
PORT TMDS_tx_1_R_p = "", DIR = O
PORT TMDS_tx_1_R_n = "", DIR = O
PORT TMDS_tx_0_B_p = "", DIR = O
PORT TMDS_tx_0_B_n = "", DIR = O


・bitmap_disp_cntrler_axi_master_v2_1_0.mpd の下図のピンクの四角で囲ってある部分をbitmap_disp_cntrler_axi_master に変更した。
BitMapDispCont_71_120804.png

・bitmap_disp_cntrler_axi_master_v2_1_0.mpd の51行目、”OPTION STYLE = HDL”を”OPTION STYLE = MIX”に変更した。これはbitmap_fifo.ngc を使用することを宣言する設定だ。。(2012/08/09:修正)
BitMapDispCont_95_120808.png

・Atlys_EDK_test_PA_142\Atlys_EDK_test_PA.srcs\sources_1\edk\system\pcores\bitmap_disp_cntrler_axi_master_v1_00_a フォルダの下にnetlist フォルダを作成し、bitmap_afifo.ngc を追加した。
BitMapDispCont_70_120803.png
  1. 2012年08月04日 05:23 |
  2. AXI4 Master IPの作製
  3. | トラックバック:0
  4. | コメント:5

コメント

ZenBoardを使って色々勉強させてもらってます。
リンクをさかのぼってビットマップ・ディスプレイ・コントローラのIPを作っているところです。
なかなかうまくいかず四苦八苦しているところです(^^;
(digilentのライブラリ関係でエラーが出ています)

恐縮ですが
キャラクタ・ディスプレイ・コントローラIPもしくは
ビットマップ・ディスプレイ・コントローラIPの一式を
頂く事は可能でしょうか?

あと細かいところですが、FPGAの部屋さんのところで
おかしいと思ったところがありましたのでご報告です。
・「ビットマップ・ディスプレイ・コントローラの作製9(BitMapDCの接続1)」の
 bitmap_disp_cntrler_axi_master_v2_1_0.pao
 の1行目と2行目が重複しているようです。
・「ビットマップ・ディスプレイ・コントローラの作製19(HDLソースの公開)」の
 disp_timing_parameter.vhという記述は
 disp_timing_parameters.vhだと思われます。
  1. 2012/12/13(木) 17:06:32 |
  2. URL |
  3. tattsuu #-
  4. [ 編集 ]

修正箇所の御指摘ありがとうございました。修正させて頂きました。
これのIPさし上げることができません。Digilent社のIPをもろに修正して使っているからです。
Digilentのライブラリ関係でエラーが出ているということですね。
ブログに書いてあると思うんですが、DigilentのIPを普通のcomponent文を使う形に修正してあります。それで行けませんかね?
  1. 2012/12/13(木) 19:41:29 |
  2. URL |
  3. marsee #f1oWVgn2
  4. [ 編集 ]

IPの件は承知しました。

digilentのエラーのところも
componentにしてみたところ該当のエラーが消えました。
ありがとうございます。

その後ERRORピンでエラーになりましたが、
bitmap_disp_cntrler_axi_master_v2_1_0.mpd
のERRORピンをマスクすることで消えました。

あとはddr_cont_init_doneピンのエラーですかね
もうちょっとだと思うのですが(^^;
  1. 2012/12/14(金) 11:21:51 |
  2. URL |
  3. tattsuu #-
  4. [ 編集 ]

とりあえずmpdファイルに
ddr_cont_init_done
を追加することでnetlistはできました。
あとは合成して動かしてみることにします。
  1. 2012/12/14(金) 11:45:43 |
  2. URL |
  3. tattsuu #-
  4. [ 編集 ]

おめでとうございます。
良かったです。
  1. 2012/12/14(金) 14:45:18 |
  2. URL |
  3. marsee #f1oWVgn2
  4. [ 編集 ]

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