FC2カウンター FPGAの部屋 ZedBoardでHDMI出力4(ChipScope AXI Monitor でAXIバスを観察3)
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

ZedBoardでHDMI出力4(ChipScope AXI Monitor でAXIバスを観察3)

ZedBoardでHDMI出力3(ChipScope AXI Monitor でAXIバスを観察2)”の続き。

前回はHPポートのVDMAに接続されたAXIバスの様子をChipScopeで見てみたが、今回はVDMAからaxi_hdmi_tx_16b_0 につながっているAXI-streamバスのトランザクションを見ていこう。

Xilinx社のFPGAにおけるAXI-Streamバスの信号はAXIリファレンスガイドに書いてある。このマニュアルの50ページの表 3-2 : AXI4-Stream の信号 を引用させていただく。
ZedBoard_HDMI_23_121108.png

これによると、AXI-StreamはTVALIDだけ必須で後はオプションとのことだ。TKEEPは未使用と書いてあるが、ChipScopeの信号には入っていた。TDATAは必ず8ビットの倍数にするそうだ。

さて、AXI-Streamバスの信号をChipScpeで見てみよう。
ZedBoard_HDMI_24_121108.png

TVALIDはいつも1で、時々TREADYをaxi_hdmi_tx_16b_0 が1にアサートしてデータを受け取っている。TLASTもVDMAによって、たまに1にアサートされている。

TLASTが1になった時には、どういう意味があるかを調べてみた。
LogiCORE IP AXI Video Direct Memory Access v5.02.a Product Guide PG020 July 25, 2012によると、TLASTはそれぞれのラインの終了を表すそうだ。Example MM2S Timing、111ページ参照。
Example MM2S Timing、111ページの Figure 3-10: Example MM2S Interface Timing を下に引用させていただく。
ZedBoard_HDMI_25_121108.png

このExample Timing とChipScope のタイミングを見ると違っているところがある。Example Timing では、TREADYが常時1にアサートされているが、ChipScopeではTVALIDが常時1にアサートされていて、TREADYが時々1になってデータを受け取っている。

AXI-Stream はデータ・ストリームをやり取りするだけなので、簡単なバス構造になっているようだ。
  1. 2012年11月08日 05:21 |
  2. ZedBoard
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
http://marsee101.blog.fc2.com/tb.php/2302-2342ffd8
この記事にトラックバックする(FC2ブログユーザー)