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Virtex4の入力用DDRレジスタ(IDDR)2

今度はIDDRをSAME_EDGEモードにしてみる。
IOB内のレジスタがカスケードされるのでConstraint Editorでタイミング制約を入れてみる。

NET "clk" TNM_NET = "clk";
TIMESPEC "TS_clk" = PERIOD "clk" 20 ns HIGH 50 %;


VHDLファイルを書き換えてSAME_EDGEモードにする。

IDDR_GEN : for i in 7 downto 0 generate
IDDR_inst : IDDR generic map(
DDR_CLK_EDGE => "SAME_EDGE"
)port map(
Q1 => q1(i),
Q2 => q2(i),
C => clk_out,
CE => logic1,
D => indata(i),
R => iddr_reset,
S => logic0
);
end generate IDDR_GEN;


インプリメントしてFPGA Editorで見てみると、ピンク矢印のレジスタが付加されている。
Virtex4_IDDR_6_060609.png

Timing AnalyzerでAnalyzeメニューからAgainst Auto Generated Design Constrains...で見てみると、セットアップ時間は同じだった。ピリオド制約は解析数が0で効いていなかった。IOB内のカスケードされたレジスタには制約は効かないようだ。データシートで規定されているのだろう。
次にDDRのデータを入れて論理シミュレーションで確かめてみた。q1とq2が同じタイミングで出力されているが、q1が1Cを出力している時はq2は以前の1Bを出力している。
Virtex4_IDDR_7_060609.png

  1. 2006年06月09日 19:28 |
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