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Virtex4の入力用DDRレジスタ(IDDR)3

今度はIDDRをSAME_EDGE_PIPELINEDモードにしてみる。

IDDR_GEN : for i in 7 downto 0 generate
IDDR_inst : IDDR generic map(
DDR_CLK_EDGE => "SAME_EDGE_PIPELINED"
)port map(
Q1 => q1(i),
Q2 => q2(i),
C => clk_out,
CE => logic1,
D => indata(i),
R => iddr_reset,
S => logic0
);
end generate IDDR_GEN;


インプリメントしてFPGA Editorで見てみると、SAME_EDGEモードよりピンク矢印のレジスタが付加されている。
Virtex4_IDDR_8_060609.png

Timing AnalyzerでAnalyzeメニューからAgainst Auto Generated Design Constrains...で見てみると、SAME_EDGEモードと同様にセットアップ時間は同じだった。やはり、ピリオド制約は解析数が0で効いていなかった。
次にDDRのデータを入れて論理シミュレーションで確かめてみた。今度はSAME_EDGEモードと比べてq1が1クロック遅れているので、クロックの立ち上がりのデータと立下りのデータがそろっている。
Virtex4_IDDR_9_060609.png

これだと、DDRでサンプルしたクロックが異なるデータを自動的にそろえてくれるので便利だ。今までスライスのFFかシフトレジスタで受けなくてはならなかったから。。。
  1. 2006年06月10日 09:25 |
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