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ビットマップ・ディスプレイ・コントローラIPにAXI4 Lite Slave バスを追加1(シミュレーション)

前回、カメラ・インターフェースIPにAXI4 Lite Slave インターフェースを追加することが出来た。まだ、ZedBoardで動作したわけではないので、動作するかどうかはわからない。今回は、ビットマップ・ディスプレイ・コントローラIP (bitmap_disp_cntrler_axi_master.v) にAXI4 Lite Slave バスを追加する。

カメラ・インターフェースIPでやっているので、AXI4 Lite Slave用のサブモジュールは名前を bm_disp_cntrler_axi_lite_slave.v に変更した。名前を変更した以外のVerilog HDLコードは一緒だ。

・bitmap_disp_cntrler_axi_master.v に bm_disp_cntrler_axi_lite_slave.v をサブモジュールとして追加した。

・テストベンチの bitmap_disp_cntrler_axi_master_tb.v に、mt9d111_inf_axi_master_tb.v 同様の task を追加した。

・ビットマップ・ディスプレイ・コントローラIPのシミュレーション用ISEプロジェクトからISim を立ちあげてシミュレーションを行った。

下にビットマップ・ディスプレイ・コントローラIPのシミュレーション用ISEプロジェクトを示す。
AXI4M_and_Lite_Slave_16_130405.png

Hierarchy ウインドウを見ると、階層構造がわかる。下に構成要素の簡単な説明をする。
・bitmap_disp_cntrler_axi_master_tb.v がテストベンチ
・bitmap_disp_cntrler_axi_master.v がトップ Verilog ファイル
・bitmap_disp_cntrler_axi_master.v が AXI4 Lite Slave バス・インターフェース・モジュール
・axi_master_interface.v が AXI4 Master バス・インターフェース・モジュール
・bitmap_disp_engine.v が、ビットマップ・ディスプレイ・コントローラ本体
・bitmap_affio.v が AXI4バスクロックとピクセル・クロック間のデータ転送用の非同期FIFO
・conv_hdmi_out.v がHDMI出力用のADV7511 用のフォーマットに変換するモジュール
・conv_rgb2ycbcr.v が、ADV7511 は YCbCr 出力であるため RGB を YCbCr 出力に変換する
・clk_gen はクロックを生成するモジュールで、ACLK用とpixclk用の2つをインスタンスしてある。
・reset_gen は、リセット信号を生成するモジュール
・axi_master_bfm は、AXI4 Slave の信号を生成するBus Function Model

これで、ISimでシミュレーションを行った。下に結果を示す。
AXI4M_and_Lite_Slave_17_130405.png

カメラ・インターフェースIP同様に動作した
  1. 2013年04月05日 04:54 |
  2. 複数のAXI4 バスを持つIPの作製
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