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Custom Video Timing Controller の作製1(仕様の検討)

カメラ・インターフェース用AXI4-Stream IPの作製6(AXI4-Stream IPの設定)”で、カメラ・インターフェース用AXI4-Stream IPの作製が終了した。もうすでにXPSプロジェクトにIPとして追加してある。

次は、AXI4-Stream to Video Outを使用するために、VTC(Video Timing Controller)の代わりになるものとして、Custom Video Timing Controller を作ろうと思う。
もう一度、LogiCORE IP AXI4-Stream to Video Out v1.0 Product Guide PG044 April 24, 2012のFigure 1-1をもう一度下に転載させて頂く。(”カメラ、ビデオ表示カスタムIPを AX4-Stream に変更1(使用するIPの検討)”参照)
Camera_Display_w_VDMA_3_130526.png

Figure 1-1の下側の Video Timing Controller を自作することにしようと思う。VTCは購入する必要があるためと、機能的にはSVGAのタイミングを生成出来れば十分なためだ。XilinxのVTCはもっと高機能だ。

下に、Custom Video Timing Controller IP (custom_vtc.v) の module の宣言部を示す。

module custom_vtc # (
    parameter    integer    H_ACTIVE_VIDEO =    800,
    parameter    integer    H_FRONT_PORCH =         40,
    parameter    integer    H_SYNC_PULSE =        128,
    parameter    integer    H_BACK_PORCH =        88,
    parameter    integer    V_ACTIVE_VIDEO =    600,
    parameter    integer    V_FRONT_PORCH =        1,
    parameter    integer    V_SYNC_PULSE =        4,
    parameter    integer    V_BACK_PORCH =        23
)(
    input    wire    vclk,                // ディスプレイ表示用クロック
    input    wire    aresetn,            // 非同期リセット負論理
    input    wire    vtc_ce,                // VTC clock enable.
    output    wire    vtc_act_vid,        // VTC active video signal. 
    output    wire    vtc_vsync,
    output    wire    vtc_hsync,
    output    wire    vtc_vblank,
    output    wire    vtc_hblank
);


これで、Verilog HDLで作成し、AXI4のバスは持たいないがXPSプロジェクトのカスタムIPとして作成しようと思う。
このように、自由にカスタムIPを作って、用意されているXilinxのIPと接続すると簡単にシステムを構築することができると思う。IP間の接続はHDLを書かなくても、GUIでできるし、CoregenのIPやプリミティブを使って無ければ、シリーズをまたいで自作したカスタムIPを使用することができる。CoregenのIPを使っていても、そのシリーズのFPGA用に再生成すれば良い。プリミティブは取り替える。
  1. 2013年06月04日 05:31 |
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