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AXI VDMAのレジスタ設定用AXI Lite Master IPの作製1(仕様の検討)

ZedBoard用画像出力IPの作製3(Add IP)”で、Xilinx社の AXI4-Stream to Video Out IP に接続するIPは全て作り終えた。
AXI VDMAのシミュレーションを行うまでに、どんなIPが足りないかというと、AXI VDMAのレジスタを設定するコントローラとAXI Master のメモリの2つである。
AXI_Lite_Master_1_130613.png

今回は、AXI VDMAのレジスタを設定するコントローラを AXI Lite Master として作製する。MicroBlaze でも良いのだが、MicroBlaze を実装すると大げさになってしまうし、ソフトウェアを初期値としてRAMにロードする手間も必要になる。AXI VDMAのレジスタを設定するだけの AXI Lite Master インターフェースを有した簡単なコントローラを自作することにする。
AR# 37425 12.3 EDK、12.3 ISE - カスタム AXI IP コアの作成方法”の ar37425.zip には、AXI Lite Master のテンプレートもあるのでそれを使用する。
AXI_Lite_Master_2_130613.png

AXI4 Lite バスについては、下の2つの記事を参照下さい。

キャラクタROMをAXI4 Lite Slave として実装する1(AXI4 Lite バスの勉強)
キャラクタROMをAXI4 Lite Slave として実装する2(AXI4 Lite バスの勉強2)


AXI VDMAのレジスタの値は、Verilog で32ビット長のRAMを定義して、初期値を与えようと思っている。最初(偶数アドレス)の32ビットがAXI Lite バスのアドレスで、次の32ビット(奇数アドレス)がAXI Lite バスのデータにしようと思っている。Verilog HDL を使用した外部ファイルによるRAMの初期値の与え方は、下の記事を参照下さい。

soc-lm32をSpartan3E Stater Kitにコンフィギュレーション


VHDLで作るとすると、下の2つの記事を参照下さい。

VHDLでのブロックRAMや分散RAMの初期化(外部データファイル)
VHDLでのブロックRAMや分散RAMの初期化(16進数で書かれた外部データファイル)

  1. 2013年06月13日 05:27 |
  2. AXI Lite Master IPコアの作製
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