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AXI VDMAのシミュレーション2(Generate Netlist)

AXI VDMAのシミュレーション1”で、デザイン・ルール・チェックが通ったので、ネットリストを生成してみた。

XPSプロジェクトで、Hardware メニューから Generate Netlist を選択した。

結構いい加減につないでいるので、エラーが出ている。これらを修正して、ネットリストを生成できるところまで持って行こう。
VDMA_test_2_130707.png

"D:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\test\VDMA_test\system\hdl\system_custom_vtc_0_wrapper.v" Line 40: Cannot find port vtg_act_vid on this module
ERROR:HDLCompiler:267 - "D:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\test\VDMA_test\system\hdl\system_custom_vtc_0_wrapper.v" Line 41: Cannot find port vtg_vsync on this module
ERROR:HDLCompiler:267 - "D:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\test\VDMA_test\system\hdl\system_custom_vtc_0_wrapper.v" Line 42: Cannot find port vtg_hsync on this module
ERROR:HDLCompiler:267 - "D:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\test\VDMA_test\system\hdl\system_custom_vtc_0_wrapper.v" Line 43: Cannot find port vtg_vblank on this module
ERROR:HDLCompiler:267 - "D:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\test\VDMA_test\system\hdl\system_custom_vtc_0_wrapper.v" Line 44: Cannot find port vtg_hblank on this module


エラーの原因は、MPDファイルでは、vtg_act_vid という名前だったが、Verilog HDLファイルでは、vtc_act_vid だった。Verilog HDLファイルを、vtg_act_vid に修正した。他のポートも同じだ。

(2013/07/08)
下のエラーが出たが、srstはrstにポートを修正しているのに、修正されないようだ。

ERROR:HDLCompiler:267 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/test/VDMA_test/system/pcores/mt9d111_inf_axi_stream_v1_00_a/hdl/verilog/mt9d111_cam_conts.v" Line 122: Cannot find port srst on this module


VDMA_test_3_130707.png

どうもおかしいので、XPSプロジェクトをもう一度作りなおすことにする。(ISE14.5使用)

#困った。どうなっているのだろうか?データベースがおかしくなっているのかも???
  1. 2013年07月07日 05:31 |
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