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AXI VDMAのシミュレーション8(とりあえず休止)

AXI VDMAのシミュレーション7(v_axi4s_vid_out)”の続き。

いろいろとAXI VDMAのシミュレーションのために頑張ってきたが、どうやら AXI VDMAの m_axis_mm2s_tdata, m_axis_mm2s_tkeep, m_axis_mm2s_tuser が 'X' になる状況は解決できないようだ。

ISimには、信号のドライバを表示する機能がある。
信号名のところで右クリックして、Show Drivers を選択する。
VDMA_test_17_130718.png

すると、Console にその信号を出力しているHDLソースの行番号が表示される。

ISim> 
# show driver {/system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/m_axis_mm2s_tlast}
Driver for /system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/m_axis_mm2s_tlast
    '0'    : /system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/:1414
          in File "C:/HDL/Xilinx/14.5/ISE_DS/EDK/hw/XilinxProcessorIPLib/pcores/axi_vdma_v5_04_a/hdl/vhdl/axi_vdma.vhd" Line 1414


だが、m_axis_mm2s_tdata と m_axis_mm2s_tkeep は no drivers と表示されている。つながっている信号がないようだ。

# show driver {/system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/m_axis_mm2s_tdata}
/system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/m_axis_mm2s_tdata has no drivers.
ISim>
# show driver {/system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/m_axis_mm2s_tkeep}
/system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/m_axis_mm2s_tkeep has no drivers.


AXI VDMAのVHDLソースを少し読んでみたが、Memory Mapped DMA のAXI Master アクセスとAXI Stream のデータバスのビット幅が同じ場合と異なる場合は、if generate を使って回路を切り分けてあるようだ。今回のプロジェクトでは、AXI Master側のデータバスが32ビット幅、AXI Stream 側のデータバスが24ビット幅というように幅が異なっている。この場合にバグがある、もしくはISimがうまくエラボレート出来ていないということが考えられる。(注:あくまで推測です)

同じバス幅では、ANALOG DEVICESのリファレンス・デザインが動作しているので、AXI Master アクセスとAXI Stream のデータバスのビット幅が同じ場合は問題ないと思う。
同じバス幅に戻してやってみようと思うが、v_axi4s_vid_out が32ビット幅にならないようだ。従って、v_axi4s_vid_out を自分で作る必要がありそうだ。

このように面倒なので、とりあえず、このプロジェクトは休止して、Vivado のIP Integrator のチュートリアルをやってみたい。時期を逃してしまうかもしれないので、雰囲気だけでも掴みたいと思っている。

AXI VDMAのシミュレーション9(v_axi4s_vid_outの変更)”に続く。
  1. 2013年07月18日 05:00 |
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